公开(公告)号：CN1766609A

公开(公告)日：2006-05-03

申请号：CN200510114825.7

申请日：2003-08-29

Applicant: 株式会社东芝

Inventor： 山口真司 ,  井上壮一 ,  田中聪 ,  井上麻里

IPC: G01N33/00 ,  G01N9/36 ,  G01N21/84 ,  H01L21/66 ,  G06F19/00

Abstract: 一种光掩模评价方法，包括：利用检查光掩模上的缺陷时使用的缺陷检查信息，生成缺陷考虑图形数据，所述缺陷考虑图形数据反映所述光掩模的设计图形数据中有关所述缺陷的信息；对所述缺陷考虑图形数据，计算关键区分布，而且，估计有关所述光掩模上的缺陷尺寸与该尺寸缺陷在所述光掩模上每单位面积个数之关系的缺陷密度分布；按照所述关键区分布和所述缺陷密度分布，取得有关所述光掩模上缺陷数的信息；以及按照有关所述光掩模上缺陷数的信息，评价所述光掩模。

公开(公告)号：CN1489195A

公开(公告)日：2004-04-14

申请号：CN03156085.7

申请日：2003-08-29

Applicant: 株式会社东芝

Inventor： 山口真司 ,  井上壮一 ,  田中聪 ,  井上麻里

IPC: H01L21/66 ,  H01L21/00

CPC classification number: G03F1/84

Abstract: 一种掩模缺陷检查方法包括：关于包括掩模图形的光掩模，就所述掩模图形的多个地点，各自准备根据上述地点上的缺陷对晶片的影响度决定的在所述地点的缺陷检测灵敏度；以及按照所述检测灵敏度，检查所述多个地点上的缺陷。

公开(公告)号：CN1215531C

公开(公告)日：2005-08-17

申请号：CN02108729.6

申请日：2002-03-29

Applicant: 株式会社东芝 ,  大日本印刷株式会社

Inventor： 井上麻里

IPC: H01L21/027 ,  G03F1/00

CPC classification number: G03F1/36 ,  Y10S438/942

Abstract: 提供一种掩模的制造方法，是为了在衬底表面上形成预定的光像图案，对配置有透光图案部和遮光图案部的掩模的布置图案进行补正的掩模的制造方法，其中：从附加了的掩模的布置图案的设计数据分别计算透光图案部或遮光图案部的面积相对于上述掩模的面积的比值即图案面积率，和从附加了的布置图案抽出的区域内的上述透光图案部或遮光图案部的面积相对于该区域的面积的比值即图案密度；在用上述附加了的布置图案的设计数据在掩模上形成图案时，从算出的图案面积率和图案密度预测形成的图案的XY差；基于预测的XY差，向上述附加了的布置图案附加补正量。

公开(公告)号：CN1244958C

公开(公告)日：2006-03-08

申请号：CN03156085.7

申请日：2003-08-29

Applicant: 株式会社东芝

Inventor： 山口真司 ,  井上壮一 ,  田中聪 ,  井上麻里

IPC: H01L21/66 ,  H01L21/00

CPC classification number: G03F1/84

Abstract: 一种掩模缺陷检查方法包括：关于包括掩模图形的光掩模，就所述掩模图形的多个地点，各自准备根据上述地点上的缺陷对晶片的影响度决定的在所述地点的缺陷检测灵敏度；以及按照所述检测灵敏度，检查所述多个地点上的缺陷。

公开(公告)号：CN1379443A

公开(公告)日：2002-11-13

申请号：CN02108729.6

申请日：2002-03-29

Applicant: 株式会社东芝 ,  大日本印刷株式会社

Inventor： 井上麻里

IPC: H01L21/027 ,  G03F1/00

CPC classification number: G03F1/36 ,  Y10S438/942

Abstract: 提供掩模的制造方法、掩模及使用该掩模的半导体装置的制造方法。该掩模的制造方法,为了在衬底表面上形成预定的光像图案,对配置有透光图案部和遮光图案部的掩模的布置图案进行补正,其中:从附加了的掩模的布置图案的设计数据分别计算即图案面积率和图案密度;在用上述设计数据在掩模上形成图案时,从算出的图案面积率和图案密度预测形成的图案的尺寸;基于预测的图案尺寸,向上述设计数据附加补正量。