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公开(公告)号：CN107492393B
公开(公告)日：2020-06-09
申请号：CN201710590872.1
申请日：2017-07-19
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种平均7T1R的非易失性静态随机存储单元，在读数据阶段，列共享开关晶体管SN打开，调节优化差分输入晶体管的尺寸，有利于单元读操作，提高读裕度；在写入数据阶段，字线WL为高电平，第一与第二差分输入晶体管打开，控制线RSW为低电平，晶体管RSWL关断，单元控制线CTRL为低电平，列共享开关晶体管SN关断，打断了单元的放电路径，单元内部节点更容易充电，使得单元的写能力增强，写裕度增加；在恢复数据阶段，将列共享开关晶体管SN关断，没有泄露路径，因而减少了泄露电流，降低了恢复数据时的功耗；由于电路的恢复操作就相当于对电路写数据，所以关断SN可以提高电路的写能力，自然也就提高了电路的恢复数据的能力，减少了恢复时所需的时间。
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公开(公告)号：CN107492393A
公开(公告)日：2017-12-19
申请号：CN201710590872.1
申请日：2017-07-19
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种平均7T1R的非易失性静态随机存储单元，在读数据阶段，列共享开关晶体管SN打开，调节优化差分输入晶体管的尺寸，有利于单元读操作，提高读裕度；在写入数据阶段，字线WL为高电平，第一与第二差分输入晶体管打开，控制线RSW为低电平，晶体管RSWL关断，单元控制线CTRL为低电平，列共享开关晶体管SN关断，打断了单元的放电路径，单元内部节点更容易充电，使得单元的写能力增强，写裕度增加；在恢复数据阶段，将列共享开关晶体管SN关断，没有泄露路径，因而减少了泄露电流，降低了恢复数据时的功耗；由于电路的恢复操作就相当于对电路写数据，所以关断SN可以提高电路的写能力，自然也就提高了电路的恢复数据的能力，减少了恢复时所需的时间。
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公开(公告)号：CN104464793B
公开(公告)日：2017-06-16
申请号：CN201410746948.1
申请日：2014-12-08
Applicant: 安徽大学
IPC: G11C11/412 , G11C7/18
Abstract: 本发明公开了一种串行双端复制位线电路，当时钟信号有效时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，因此与放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，因此与放电单元RC的第二位线信号端BLB连接的第二复制位线RBLB放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。
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公开(公告)号：CN103338490B
公开(公告)日：2015-11-18
申请号：CN201310211616.9
申请日：2013-05-30
Applicant: 安徽大学
IPC: H04W40/02
CPC classification number: Y02D70/30
Abstract: 本发明公开了一种网络数据路由的方法，其中，该方法包括：节点A比较发送当前消息至目的节点E的最高效用值maximum_utility_value，与潜在中转节点B发送当前消息至目的节点E的效用值PB,E之间的大小；若maximum_utility_value＜PB,E，则所述节点A将该消息发送至节点B，并更新最高效用值：maximum_utility_value'＝PB,E×K，K＞1；其中，K为递增系数；所述节点B接收到该消息后利用所述PB,E进行该消息的转发判断，且所述节点A利用更新后的最高效用值进行该消息的转发判断。通过采用本发明公开的方法，自适应的提高转发的门槛，减少数据中转次数，降低节点能耗。
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Patent Agency Ranking
公开(公告)号：CN104464793A
公开(公告)日：2015-03-25
申请号：CN201410746948.1
申请日：2014-12-08
Applicant: 安徽大学
IPC: G11C11/412 , G11C7/18
Abstract: 本发明公开了一种串行双端复制位线电路，当时钟信号有效时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，因此与放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，因此与放电单元RC的第二位线信号端BLB连接的第二复制位线RBLB放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。
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公开(公告)号：CN102664041B
公开(公告)日：2015-01-21
申请号：CN201210158560.0
申请日：2012-05-22
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种基于BIST控制的可编程SRAM时序控制系统，包括BIST模块、控制单元以及含有可编程时序控制模块的SRAM模块，其特征是：可编程时序控制模块设有可编程读、写时序控制电路、字线WLL负载复制单元以及读、写位线负载复制单元，可编程读、写时序控制电路的输入为控制单元输出的读、写控制信号，可编程读、写时序控制电路的输出分别连接字线负载复制单元及读、写位线负载复制单元的输入，可编程读、写时序控制电路还输出Rref信号连接灵敏放大器时序控制电路的使能端，二级译码及字线驱动电路中字线WLL驱动复制单元的输出连接可编程读、写时序控制电路的时序端。
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公开(公告)号：CN102592660B
公开(公告)日：2014-08-27
申请号：CN201210036104.9
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 一种单端操作的亚阈值存储单元电路，设有两个PMOS管P1、P2及七个NMOS管N1～N7，P1及P2的体端均分别与各自的源级连接后与电源电压Vdd连接,七个NMOS管N1～N7的体端以及N1、N2、N7的源极均接地，N3的栅极与行写控制信号RWR连接，N4的栅极与列写控制信号CWR连接，N2与P2组成一个反相器，其输出端连接到N2和P2的栅极，其输入端连接到P1的漏极，N5的栅极与读字线RWL连接，N5的漏极与读位线RBL连接，N6的源级与写位线WBL连接，N6的栅极与写字线WWL连接。
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公开(公告)号：CN102592659A
公开(公告)日：2012-07-18
申请号：CN201210035887.9
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C11/40
Abstract: 一种高密度、高鲁棒性的亚阈值存储电路，包括四个PMOS管P0~P3，六个NMOS管N0~N5，其中PMOS管P0与NMOS管N0,PMOS管P1与NMOS管N1以及PMOS管P2与NMOS管N2分别组成第一、二、三共三个反相器，第一、二反相器与NMOS管N4管组成交叉耦合的反相器链，第一反相器的输入连接第二反相器的输出，第二反相器的输入连接NMOS管N4的漏端，N4的源端连接第一反相器的输出，第一反相器的输出连接第三反相器的输入，第三个反相器的输出连接NMOS管N5的源端，N5的漏端连接读位线RBL，第二个反相器的输入连接到PMOS管P3、NMOS管N3组成的传输门的输出端，而传输门的输入端接写位线WBL，PMOS管P0~P3、NMOS管N3~N5管衬底与栅连接。
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公开(公告)号：CN119625332A
公开(公告)日：2025-03-14
申请号：CN202411709680.4
申请日：2024-11-27
Applicant: 安徽大学
Abstract: 本发明属于图像处理技术领域，具体的说是一种基于多尺度特征提取的低光图像检测算法，包括多尺度特征提取模块、损失函数和空间到深度采样模块，将多尺度特征提取模块加入到增强模型的特征提取网络中，损失函数包括曝光控制损失、色恒度损失、照明平滑损失和混合损失函数，空间到深度采样模块由一个空间到深度层和一个无卷积步长层组成；通过在多层级特征提取网络上进行多分支逐级提取像素特征，并在最后一级特征提取阶段使用空间和通道重建卷积代替标准卷积操作，降低冗余特征以及减少计算复杂性的同时，还能够很好的提高像素之间的关联度。
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