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公开(公告)号：CN117910424A
公开(公告)日：2024-04-19
申请号：CN202410317963.8
申请日：2024-03-20
Applicant: 安徽大学
IPC: G06F30/3953 , G06N3/063
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。
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公开(公告)号：CN115985366A
公开(公告)日：2023-04-18
申请号：CN202310039992.8
申请日：2023-01-12
Applicant: 安徽大学
IPC: G11C11/419 , G11C16/04
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种具有高写噪声容限的MOSFET‑TFET混合型11T‑SRAM单元电路，和采用了该种11T‑SRAM单元电路布局的模块。本发明的11T‑SRAM单元电路充分利用了低电压下TFET晶体管具有更好开关特性和更低的亚阈值摆幅的优势，采用了打断锁存结构的方式，提高了单元的写噪声容限；采用漏极电压始终不低于源极电压的NTFET晶体管作为传输控制管，不仅提高了SRAM单元的写能力，而且消除了TFET器件的正向偏置电流，降低了单元的静态功耗。
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公开(公告)号：CN115547383B
公开(公告)日：2023-03-03
申请号：CN202211523695.2
申请日：2022-12-01
Applicant: 安徽大学
IPC: G11C11/16
Abstract: 本发明涉及一种存储电路及磁性随机存储器读关键电路。该存储电路包括存储模块和正反馈模块。存储模块由多个存储单元构成N×M的阵列形式。N、M分别代表行数和列数。正反馈模块由M个相同的正反馈单元构成。每行存储单元共享字线WL。每列存储单元共享位线BL、反位线BLB、源线SL、反源线SLB，并与一个正反馈单元相连。正反馈单元包括开关SW1~2和NMOS管M1~2。SW1的一端连接SL，另一端与M2的漏极相连，SW2的一端连接SLB，另一端与M1的漏极相连。M1的栅极接BL，M2的栅极接BLB，M1、M2的源极接地。本发明通过正反馈单元在MRAM读过程中对单元位线电压差进行钳制，提升读操作成功率。
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公开(公告)号：CN115938413A
公开(公告)日：2023-04-07
申请号：CN202211697141.4
申请日：2022-12-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C7/12 , G11C8/08 , G11C11/419
Abstract: 本发明涉及集成电路技术领域，更具体的，涉及一种应用于低电压SRAM的自适应灵敏放大器电路，以及采用该种电路布局的灵敏放大器模组。本发明通过切换开关模块对位线BL/BLB与灵敏放大模块两输入端的连接关系进行调整，实现二者的正接或反接，使灵敏放大模块可以快速连续读出两个相反信号，以用于后续检错电路判断读出数据是否正确；相比于传统检错电路，本发明提升了检错延时，使检错时间大大提前。本发明在检错电路模块判定灵敏放大模块读出数据正确后，立即通过字线控制模块使作用于字线缓冲器WL_Buffer的使能信号EN降至低电平，从而关闭字线WL，使位线BL/BLB停止放电，即降低了位线BL/BLB放电时间，显著降低了SRAM的读功耗。
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公开(公告)号：CN116434804B
公开(公告)日：2023-09-01
申请号：CN202310687758.6
申请日：2023-06-12
Applicant: 安徽大学
IPC: G11C11/419 , G11C16/10 , G11C16/26 , G06F11/14 , G11C7/10
Abstract: 本发明属于集成电路技术领域，具体涉及一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路。nvSRAM单元包括PMOS管P1~P4，NMOS管N1~N5，以及磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成6T单元，其余构成NVM。NVM中，MTJ1正向接存储节点Q，反向接N3和P3的源极；MTJ2正向接存储节点QB，反向接N3和P4的源极。P3和P4的漏极接小电源VDD2；P3和P4的栅极接第一控制信号；N3的栅极接第二控制信号。模式切换电路包括两个反向器，两个与门，一个或门。本发明解决了现有电路无法在可靠性、高速性能和低功耗等指标方面实现平衡的问题。
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Patent Agency Ranking
公开(公告)号：CN116434804A
公开(公告)日：2023-07-14
申请号：CN202310687758.6
申请日：2023-06-12
Applicant: 安徽大学
IPC: G11C11/419 , G11C16/10 , G11C16/26 , G06F11/14 , G11C7/10
Abstract: 本发明属于集成电路技术领域，具体涉及一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路。nvSRAM单元包括PMOS管P1~P4，NMOS管N1~N5，以及磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成6T单元，其余构成NVM。NVM中，MTJ1正向接存储节点Q，反向接N3和P3的源极；MTJ2正向接存储节点QB，反向接N3和P4的源极。P3和P4的漏极接小电源VDD2；P3和P4的栅极接第一控制信号；N3的栅极接第二控制信号。模式切换电路包括两个反向器，两个与门，一个或门。本发明解决了现有电路无法在可靠性、高速性能和低功耗等指标方面实现平衡的问题。
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公开(公告)号：CN116312678A
公开(公告)日：2023-06-23
申请号：CN202310095006.0
申请日：2023-02-10
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种读裕度增强型存储阵列、读操作时序控制电路及存储器。该型该型读裕度增强型存储阵列由原始存储阵列和正反馈阵列构成，原始存储阵列下方多个正反馈单元。正反馈单元由两个开关以及两个NMOS管构成。读操作时序控制电路包括复制阵列和逻辑控制单元。复制阵列与存储阵列相同，逻辑控制单元包括两个反相器。读操作时序控制电路用于根据接收到的一个与字线WL同步激活的使能信号EN1，生成一个按照预设时间间隔Δt延时的控制信号SAEN。存储器即为应用前述读裕度增强型存储阵列和读操作时序控制电路的存储器。本发明解决了现有STT‑MRAM存储器因信号读取阶段的采样窗口过窄和分布时机分散造成的数据读可靠性不足的问题。
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公开(公告)号：CN115954029A
公开(公告)日：2023-04-11
申请号：CN202310026356.1
申请日：2023-01-09
Applicant: 安徽大学
IPC: G11C11/419 , G11C11/02 , G11C7/18 , G11C8/14
Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及多比特运算模块，以及使用了该模块的存内计算电路结构。本发明的多比特运算模块通过计算位线负载电容的放电累加完成了多比特乘累加运算，分比特权重和分离全局位线的设计具有良好的计算并行度和稳定性，具有较高的推理精度，且与后续的量化单元模块配合获得量化输出，可支持深度神经网络中多比特MAC运算。
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公开(公告)号：CN117910424B
公开(公告)日：2024-05-28
申请号：CN202410317963.8
申请日：2024-03-20
Applicant: 安徽大学
IPC: G06F30/3953 , G06N3/063
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。
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公开(公告)号：CN115547383A
公开(公告)日：2022-12-30
申请号：CN202211523695.2
申请日：2022-12-01
Applicant: 安徽大学
IPC: G11C11/16
Abstract: 本发明涉及一种存储电路及磁芯随机存储器读关键电路。该存储电路包括存储模块和正反馈模块。存储模块由多个存储单元构成N×M的阵列形式。N、M分别代表行数和列数。正反馈模块由M个相同的正反馈单元构成。每行存储单元共享字线WL。每列存储单元共享位线BL、反位线BLB、源线SL、反源线SLB，并与一个正反馈单元相连。正反馈单元包括开关SW1~2和NMOS管M1~2。SW1的一端连接SL，另一端与M2的漏极相连，SW2的一端连接SLB，另一端与M1的漏极相连。M1的栅极接BL，M2的栅极接BLB，M1、M2的源极接地。本发明通过正反馈单元在MRAM读过程中对单元位线电压差进行钳制，提升读操作成功率。
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