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公开(公告)号：CN118069094A
公开(公告)日：2024-05-24
申请号：CN202410270839.0
申请日：2024-03-11
Applicant: 南京航空航天大学 , 无锡华润上华科技有限公司上海分公司
Abstract: 本发明提供了一种基于电压缩张的PUF近似计算电路、配置方法、时序判断方法，涉及硬件安全领域。该电路包括2N个全加器，2N个所述全加器分为两条并列的支路，每条支路上各自包含N个电性连接的全加器，前一级全加器的输出作为下一级全加器的输入；2N个所述全加器叠加形成2N位行波进位加法器，并在其输出端连接D触发器；在其中一条支路上，第i级的所述全加器FAi的两个加数的输入信号Ai和Bi来自于PUF的激励；Ci‑1来自于前一级的进位；第i级的所述全加器FAi的结果输出为Si，送往下一级全加器的进位为Ci；每条支路上的最后一级全加器FAN‑1的输出结果为SN‑1，送入所述D触发器。本发明在资源受限的设备中，利用现有的近似计算电路，通过降低工作电压，来放大由于制造过程中出现的随机性偏差。同时利用一个D触发器增加了PUF响应的均匀性和唯一性，减少电路面积，降低产生响应的能耗。
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公开(公告)号：CN114925823B
公开(公告)日：2025-05-06
申请号：CN202210515197.7
申请日：2022-05-12
Applicant: 南京航空航天大学
IPC: G06N3/082 , G06N3/0464
Abstract: 本专利提供了一种卷积神经网络的压缩方法，以及匹配于此方法的边缘侧加速器。压缩方法包括包括一种有利于硬件加速的新型细粒度剪枝，其通过超参数N和M控制剪枝后模型的压缩比，通过超参数P控制剪枝过程中的分组大小以及加速器的结构；采用提出的增量动态剪枝及重训练方法以恢复剪枝后神经网络的识别准确率；对卷积神经网络中所有的非零权重进行量化至目标精度。本专利通过提出的压缩方法，得到一个压缩比可调的模型，其能够被提供的加速器高效计算。本专利中的边缘侧加速器匹配于提出的压缩方法，针对边缘侧应用场景的资源限制，可以进行结构调整以适应于不同具体场景。
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公开(公告)号：CN119721151A
公开(公告)日：2025-03-28
申请号：CN202411880329.1
申请日：2024-12-19
Applicant: 南京航空航天大学
IPC: G06N3/063 , H03K17/22 , H03K17/687
Abstract: 本发明提供了一种时间域并行WTA电路及其控制方法，涉及集成电路领域。该WTA电路包括与输出神经元数量相同的开关控制电路、复位锁存电路以及共用的抑制电路；分别通过复位锁存电路产生单通道控制信号和抑制电路产生共用抑制信号来控制开关控制电路实现WTA机制；当输出信号到达输出端时，最先到达输出端的神经元保持其正常输出，其余神经元通道关闭直至复位控制信号。本发明可在不同输出信号时间间隔较小的情况下保证WTA决策的正确性，同时确保竞争胜利的一方输出不受影响，有效提高时间编码信息的高速性和准确性，提高神经系统的噪声鲁棒性和稳定性。同时本发明采用并行结构及共用抑制电路的方式，有利于提高芯片的集成密度。
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公开(公告)号：CN119088343A
公开(公告)日：2024-12-06
申请号：CN202410958247.8
申请日：2024-07-17
Applicant: 南京航空航天大学
IPC: G06F7/58
Abstract: 本发明提供了一种基于磁隧道结的高可靠真随机数发生器电路及其工作方法，涉及集成电路硬件技术领域。该电路包括随机性提取部分和后处理部分，随机性提取部分包括时钟控制电路；复位电路；写入电路；随机源；读取电路。时钟控制电路的输出分别接入写入电路、复位电路、读取电路；复位电路、写入电路的输出接入随机源；随机源为磁隧道结MTJ；随机源的输出接入所述读取电路。后处理部分包括线性修改器，线性修改器包括多个依次相连的移位寄存器以及多个异或门；读取电路的输出接入线性修改器，由线性修改器输出真随机数。线性修改器可有效降低生成真随机数的偏差，生成期望概率(50%)的随机数，吞吐量高且能提高真随机数的随机熵。
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公开(公告)号：CN115099405B
公开(公告)日：2024-09-17
申请号：CN202210715089.4
申请日：2022-06-23
Applicant: 南京航空航天大学
Abstract: 本发明公开了一种基于近似乘法的神经网络混合近似及误差补偿方法，包括：获取神经网络模型所包含的所有卷积层和全连接层；调用由若干个近似乘法器组成近似乘法器数据库，作为对应的搜索空间；将搜索空间内的所有已知近似乘法器的二进制真值表加入神经网络模型的推理路径，根据神经网络模型对应的应用场景的实际需求，对神经网络模型中的卷积层和全连接层采用的精确乘法进行混合近似：逐层混合近似和逐权重混合近似；对混合近似后的神经网络模型进行误差补偿。本发明能够用最接近真实情况的方法测量近似乘法器的应用为神经网络带来的精度损失，能够更精确地指导网络友好型乘法器的设计，不仅能取得更小的精度损失，还能节约更多的硬件能耗。
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Patent Agency Ranking
公开(公告)号：CN113655991B
公开(公告)日：2024-04-30
申请号：CN202110849703.1
申请日：2021-07-27
Applicant: 南京航空航天大学
IPC: G06F7/53
Abstract: 本发明公开了一种近似2比特乘法器和大规模乘法器，将大规模乘法器模块化，由多个小规模乘法器构成，其中的小规模乘法器又可以进一步由2比特乘法器构成，并且每一部分的计算都是并行处理，从而提高乘法器速度。通过引入近似2比特乘法器，可以进一步降低乘法器面积和功耗，相比于精确乘法器，在第二输出端和第三输出端分别降低了41％和71％的硬件复杂度，在第四输出端能够达到100％的节省。
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公开(公告)号：CN117935873A
公开(公告)日：2024-04-26
申请号：CN202410167728.7
申请日：2024-02-06
Applicant: 南京航空航天大学
IPC: G11C11/16
Abstract: 本发明公开了一种具有强非线性响应的可重构强PUF电路及方法，STT‑MRAM存储单元阵列用于存储数据信息“0”或“1”，奇数阵列访存晶体管对奇数位的STT‑MRAM存储单元进行访存，偶数阵列访存晶体管对偶数位的STT‑MRAM存储单元进行访存；奇数阵列激励选择晶体管用于控制奇数位的STT‑MRAM存储单元的写入信号，偶数阵列激励选择晶体管用于控制偶数位的STT‑MRAM存储单元的写入信号；阵列选择电路ASC从STT‑MRAM存储单元阵列中选择一条奇数行STT‑MRAM存储单元和一条偶数行STT‑MRAM存储单元，输入感测放大电路SA中进行阻值比较，输出比较结果。本发明使得PUF响应拥有很强的非线性，从而显著提高安全性，同时提升PUF在速度、功耗、面积等方面的性能。
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公开(公告)号：CN112799634B
公开(公告)日：2024-03-29
申请号：CN202110060895.8
申请日：2021-01-18
Applicant: 南京航空航天大学
IPC: G06F7/523
Abstract: 本发明公开了一种基于基22MDC NTT结构的高性能环多项式乘法器，包括用于进行NTT变换的多路延迟转接电路；所述多路延迟转接电路为四输入输出通路结构，其由y级处理单元构成，每级处理单元均包括一个蝶形单元、多个具有不同延时周期的数据延时单元、多个用于存储NTT变换所需的旋转因子的存储单元和一个用于按照NTT算法将数据按正确时序往下传递的交换单元；本发明通过高基的NTT算法减少NTT变换的级数，在硬件实现时达到了减少时间周期以及高吞吐率的效果，同时简化控制单元。
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公开(公告)号：CN116820397A
公开(公告)日：2023-09-29
申请号：CN202310594853.1
申请日：2023-05-25
Applicant: 南京航空航天大学
Abstract: 本发明提供一种基于CRYSTALS‑Kyber的快速数论变换电路，其中控制单元为两个蝶形单元和四个BRAM内存提供模式控制信号，并且按照不同的工作方式，为四个BRAM内存提供读写地址；数据通过四个BRAM内存输入到蝶形单元中，通过控制单元的模式控制信号选择不同的蝶形单元模式，并且在蝶形单元中引入巴雷特约简电路，将12bit×12bit＝24bit的数据重新规范到12bit的范围内，得到蝶形单元运算结果后按照快速数论变换算法的顺序写回四个BRAM内存中。本发明蝶形单元节省资源又使得其能够在高频率下运行，内存访问方式能够最大程度地发挥蝶形单元的算力，使得占用周期少。
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