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公开(公告)号：CN114818563A
公开(公告)日：2022-07-29
申请号：CN202210472936.9
申请日：2022-04-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/3308 , G06F30/327
Abstract: 一种面向Verilog设计的异步事件冲突验证方法及系统，通过包括Verilog语言解析模块、基本器件识别模块、疑似异步事件自动化提取模块、异步事件端口确认模块的验证系统，通过静态分析的方法分析大规模逻辑设计异步事件疑似端口，通过人工分析的方法对输入和输出端口建模，最后通过仿真验证的方法核实问题，最终提升大规模逻辑设计产品的可靠性。
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公开(公告)号：CN112364583A
公开(公告)日：2021-02-12
申请号：CN202011334416.9
申请日：2020-11-24
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/331 , G06F30/34 , G06F111/02
Abstract: 本申请公开了一种FPGA软硬件协同仿真系统及方法，该系统包括：上位机和FPGA板卡；其中，上位机，包括仿真软件单元和第一通信单元；所述仿真软件单元，用于根据预设的仿真时钟频率循环提取预设时间段内的仿真激励数据以及接收并显示所述FPGA板卡反馈的仿真结果数据；所述第一通信单元，用于将所述仿真激励数据发送给所述FPGA板卡，以及接收所述FPGA板卡基于所述仿真激励数据反馈的仿真结果数据；FPGA板卡，与所述仿真软件单元连接，用于装载被测FPGA设计工程，并根据所述仿真激励数据进行仿真运算得到所述仿真结果数据。本申请解决了现有技术中仿真测试的效率较低的技术问题。
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公开(公告)号：CN107589960B
公开(公告)日：2020-07-24
申请号：CN201710761786.2
申请日：2017-08-30
Applicant: 北京轩宇信息技术有限公司
IPC: G06F9/38
Abstract: 本发明公开了一种基于寄存器访问冲突检测的DSP指令模拟方法，在识别出不符合顺序特征的指令之后，可以通过周期模式进行该类指令模拟，确保指令模拟的正确性；对于符合顺序特征的指令，可以省略对指令执行时流水线特征的模拟，在快速模式下利用现有技术快速模拟指令；这种通过对指令寄存器访问冲突的检测，在不同模式下分别对指令进行模拟，可以兼顾指令模拟的效率和正确性。
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公开(公告)号：CN105607091B
公开(公告)日：2018-02-09
申请号：CN201610079931.4
申请日：2016-02-04
Applicant: 北京轩宇信息技术有限公司
IPC: G01S19/29
Abstract: 一种改进的基于扩展卡尔曼滤波的载波跟踪环，包括基带信号预处理模块、矩阵计算模块、扩展卡尔曼滤波模块和本地NCO。在每一个时间段T内基带信号预处理模块根据本地载波信号对信号I和信号Q进行预处理得到观测值，矩阵计算模块计算线性化矩阵H，经过扩展卡尔曼滤波模块计算得到相位和频率的估计值，用于本地NCO生成本地载波信号输出给基带信号预处理模块，实现每一个时间段T内的载波跟踪。本发明无需鉴相器辅助，适用于低信噪比、高动态情况下存在调制信息时的跟踪需求，硬件实现简单，能够有效提高整个载波跟踪环的运行速率，同时降低资源消耗。
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公开(公告)号：CN114818563B
公开(公告)日：2025-05-02
申请号：CN202210472936.9
申请日：2022-04-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/3308 , G06F30/327
Abstract: 一种面向Verilog设计的异步事件冲突验证方法及系统，通过包括Verilog语言解析模块、基本器件识别模块、疑似异步事件自动化提取模块、异步事件端口确认模块的验证系统，通过静态分析的方法分析大规模逻辑设计异步事件疑似端口，通过人工分析的方法对输入和输出端口建模，最后通过仿真验证的方法核实问题，最终提升大规模逻辑设计产品的可靠性。
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Patent Agency Ranking
公开(公告)号：CN109783954B
公开(公告)日：2023-08-29
申请号：CN201910060694.0
申请日：2019-01-23
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/331
Abstract: 本发明提供了一种IES联合FPGA硬件仿真加速系统，该系统包括IES仿真模块、软硬件通信模块和FPGA硬件加速模块。IES仿真模块，按照预设的仿真时钟频率，循环提取预设时间段内被测FPGA设计的并行激励数据，将其发送到FPGA硬件加速模块；从FPGA硬件加速模块中循环提取被测FPGA设计的测试数据，按照相应的时序转换为被测FPGA设计仿真结果并显示；FPGA硬件加速模块，接收并行激励数据并存储至输入缓冲区中；产生测试激励时钟和被测FPGA设计各时钟域工作时钟，驱动输入缓冲区输出并行激励数据至被测FPGA设计；在并行激励数据的作用下，被测FPGA设计输出测试数据至输出缓冲区中。本发明降低了仿真环境的运行负担，提高了FPGA仿真的速度。
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公开(公告)号：CN111967014B
公开(公告)日：2023-08-11
申请号：CN202010687192.3
申请日：2020-07-16
Applicant: 北京轩宇信息技术有限公司
Abstract: 本申请公开了一种防御StarBleed漏洞的方法及装置，该方法包括：对初始密文进行解密得到明文，并根据预设的随机数选择策略确定随机数；根据所述随机数分别对所述明文中的配置指令字、配置指令字参数以及配置指令顺序进行混淆，并根据所述随机数对所述明文中的配置指令进行替换；根据所述随机数对所述明文中的HMAC签名区数据进行混淆，计算并更新混淆后的HMAC签名区数据得到混淆后的明文，将所述混淆后的明文进行加密，得到混淆后的密文。本发明解决了现有技术中对StarBleed漏洞进行攻击防御空白的技术问题。
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公开(公告)号：CN107589960A
公开(公告)日：2018-01-16
申请号：CN201710761786.2
申请日：2017-08-30
Applicant: 北京轩宇信息技术有限公司
IPC: G06F9/38
Abstract: 本发明公开了一种基于寄存器访问冲突检测的DSP指令模拟方法，在识别出不符合顺序特征的指令之后，可以通过周期模式进行该类指令模拟，确保指令模拟的正确性；对于符合顺序特征的指令，可以省略对指令执行时流水线特征的模拟，在快速模式下利用现有技术快速模拟指令；这种通过对指令寄存器访问冲突的检测，在不同模式下分别对指令进行模拟，可以兼顾指令模拟的效率和正确性。
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公开(公告)号：CN115293084A
公开(公告)日：2022-11-04
申请号：CN202210759348.3
申请日：2022-06-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/347 , G06F30/331 , G06F30/327
Abstract: 一种门级网表跨时钟域自动化分析方法及系统，通过包括仿真库自动抽象模块、Verilog程序分析模块、门级网表时钟树和复位树推断模块、跨时钟域特征识别模块、违规显示模块，进行Verilog语言解析、仿真库自动抽象、门级网表时钟树推断、门级网表复位树推断、跨时钟域特征电路识别和违规显示步骤，能够通过静态分析的方法分析可编程逻辑设计门级网表的跨时钟域风险并且对设计缺陷进行精确定位，提高了可编程逻辑设计可靠性。
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公开(公告)号：CN104461896A
公开(公告)日：2015-03-25
申请号：CN201410795028.9
申请日：2014-12-18
Applicant: 北京轩宇信息技术有限公司
IPC: G06F11/36
Abstract: 基于可信属性的航天系统关键软件评价方法，本方法通过建立不同层次、不同阶段的软件可信属性度量五边形，实现对软件可信属性的度量，然后由度量五边形构建度量驱动链，度量驱动链构建度量雷达图，度量雷达图综合反映了软件的可信程度，最后通过计算并比较雷达图中可信属性度量值连接的多边形的面积和可信属性要求值连接的多边形面积，评价软件能否用于航天关键系统中。本发明以航天软件中主要涉及的软件可信属性为度量基础，为全面度量航天软件的可信性提供了一种参考方法，可以作为软件能否使用于航天关键系统中的评价方法。
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