-
公开(公告)号：CN118276870A
公开(公告)日：2024-07-02
申请号：CN202410296330.3
申请日：2024-03-15
Applicant: 北京轩宇信息技术有限公司
IPC: G06F8/41
Abstract: 一种用于硬件描述语言代码解析的预处理方法，包括：针对RTL源代码解析后的语法树结构，分析各模块例化的特征信息获取树型数据结构A；访问树型数据结构A层次结构对应的RTL文件解析后的语法树结构，输出参数和赋值表达式结果的树型数据结构B；利用树型数据结构A层次结构对应的RTL文件解析后的语法树结构和树型数据结构B，得到全部信号名、端口名和位宽的树型数据结构表；利用树型数据结构A层次结构对应的RTL文件解析后的语法树结构，输出全部带例化层次的特殊信号信息、各信号层次及连接关系列表。本发明的预处理技术可以大大提高规则函数的开发效率及可靠性。
-
公开(公告)号：CN112364583B
公开(公告)日：2023-11-17
申请号：CN202011334416.9
申请日：2020-11-24
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/331 , G06F30/34 , G06F111/02
Abstract: 本申请公开了一种FPGA软硬件协同仿真系统及方法，该系统包括：上位机和FPGA板卡；其中，上位机，包括仿真软件单元和第一通信单元；所述仿真软件单元，用于根据预设的仿真时钟频率循环提取预设时间段内的仿真激励数据以及接收并显示所述FPGA板卡反馈的仿真结果数据；所述第一通信单元，用于将所述仿真激励数据发送给所述FPGA板卡，以及接收所述FPGA板卡基于所述仿真激励数据反馈的仿真结果数据；FPGA板卡，与所述仿真软件单元连接，用于装载被测FPGA设计工程，并根据所述仿真激励数据进行仿真运算得到所述仿真结果数据。本申请解决了现有技术中仿真测试的效率较低的技术问题。
-
公开(公告)号：CN114818563B
公开(公告)日：2025-05-02
申请号：CN202210472936.9
申请日：2022-04-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/3308 , G06F30/327
Abstract: 一种面向Verilog设计的异步事件冲突验证方法及系统，通过包括Verilog语言解析模块、基本器件识别模块、疑似异步事件自动化提取模块、异步事件端口确认模块的验证系统，通过静态分析的方法分析大规模逻辑设计异步事件疑似端口，通过人工分析的方法对输入和输出端口建模，最后通过仿真验证的方法核实问题，最终提升大规模逻辑设计产品的可靠性。
-
公开(公告)号：CN116306426A
公开(公告)日：2023-06-23
申请号：CN202211091828.3
申请日：2022-09-07
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/34 , G06F30/331
Abstract: 本申请公开了一种基于事务的数据逻辑仿真系统，该系统包括：上位机和数字逻辑仿真装置；其中，上位机，与数字逻辑仿真装置耦合，用于向数字逻辑仿真装置发送待测设计DUT以及仿真指令；数字逻辑仿真装置，接收并装载待测设计以及接收仿真指令，并基于仿真指令生成仿真激励数据，将仿真激励数据作用于待测设计得到仿真结果，将仿真结果与预设仿真结果进行比对得到比对结果，将比对结果发送给上位机。本申请解决了现有技术中数字逻辑仿真效率较低的技术问题。
-
公开(公告)号：CN115185528A
公开(公告)日：2022-10-14
申请号：CN202210658084.2
申请日：2022-06-10
Applicant: 北京轩宇信息技术有限公司
IPC: G06F8/41
Abstract: 本发明涉及硬件描述语言VHDL的跨时钟域分析，使用静态分析的方法识别可编程逻辑设计中的跨时钟域路径。本发明属于硬件描述语言静态分析技术领域。本发明能够对使用VHDL硬件描述语言编写的可编程逻辑设计，进行解析生成抽象语法树，分析并遍历抽象语法树，生成时钟树、推断信号时钟域、并判断跨时钟域路径及识别同步化器类型。
-
Patent Agency Ranking
公开(公告)号：CN114297962B
公开(公告)日：2024-09-20
申请号：CN202111491603.2
申请日：2021-12-08
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/33
Abstract: 本发明公开了一种自适应接口FPGA软硬件协同仿真加速系统。该系统包括：上位机和硬件板卡端，上位机包括仿真软件单元和通信单元，硬件板卡端包括主FPGA单元和从FPGA单元，仿真软件单元在运行仿真之前控制被测设计的配置流bit文件加载至从FPGA单元，并向主FPGA单元写入激励数据；通信单元负责仿真激励数据、仿真测试数据及被测设计配置数据的传输通信，根据用户测试需求选择PCIE XDMA或USB GPIF II其中一种通信方式；主FPGA单元接收被测FPGA设计仿真结果，并发送至通信单元；从FPGA单元根据激励数据对被测设计进行仿真测试，得到测试数据。本发明可以提高FPGA设计仿真验证的效率。
-
公开(公告)号：CN114818563A
公开(公告)日：2022-07-29
申请号：CN202210472936.9
申请日：2022-04-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/3308 , G06F30/327
Abstract: 一种面向Verilog设计的异步事件冲突验证方法及系统，通过包括Verilog语言解析模块、基本器件识别模块、疑似异步事件自动化提取模块、异步事件端口确认模块的验证系统，通过静态分析的方法分析大规模逻辑设计异步事件疑似端口，通过人工分析的方法对输入和输出端口建模，最后通过仿真验证的方法核实问题，最终提升大规模逻辑设计产品的可靠性。
-
公开(公告)号：CN114297962A
公开(公告)日：2022-04-08
申请号：CN202111491603.2
申请日：2021-12-08
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/33
Abstract: 本发明公开了一种自适应接口FPGA软硬件协同仿真加速系统。该系统包括：上位机和硬件板卡端，上位机包括仿真软件单元和通信单元，硬件板卡端包括主FPGA单元和从FPGA单元，仿真软件单元在运行仿真之前控制被测设计的配置流bit文件加载至从FPGA单元，并向主FPGA单元写入激励数据；通信单元负责仿真激励数据、仿真测试数据及被测设计配置数据的传输通信，根据用户测试需求选择PCIE XDMA或USB GPIF II其中一种通信方式；主FPGA单元接收被测FPGA设计仿真结果，并发送至通信单元；从FPGA单元根据激励数据对被测设计进行仿真测试，得到测试数据。本发明可以提高FPGA设计仿真验证的效率。
-
公开(公告)号：CN112364583A
公开(公告)日：2021-02-12
申请号：CN202011334416.9
申请日：2020-11-24
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/331 , G06F30/34 , G06F111/02
Abstract: 本申请公开了一种FPGA软硬件协同仿真系统及方法，该系统包括：上位机和FPGA板卡；其中，上位机，包括仿真软件单元和第一通信单元；所述仿真软件单元，用于根据预设的仿真时钟频率循环提取预设时间段内的仿真激励数据以及接收并显示所述FPGA板卡反馈的仿真结果数据；所述第一通信单元，用于将所述仿真激励数据发送给所述FPGA板卡，以及接收所述FPGA板卡基于所述仿真激励数据反馈的仿真结果数据；FPGA板卡，与所述仿真软件单元连接，用于装载被测FPGA设计工程，并根据所述仿真激励数据进行仿真运算得到所述仿真结果数据。本申请解决了现有技术中仿真测试的效率较低的技术问题。
-
公开(公告)号：CN115964969A
公开(公告)日：2023-04-14
申请号：CN202310054127.0
申请日：2023-01-30
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/32 , G06F115/12
Abstract: 本发明公开了一种基于分片的数字逻辑仿真加速架构，包括上位机软件、PCIE通信接口和硬件加速板卡；本发明解决了单块硬件加速板卡上FPGA资源无法满足被测设计逻辑资源的问题，将被测设计分割若干片分别加载至不同的硬件加速板卡上分片进行仿真加速，提高了超大规模被测设计的仿真效率；本发明能够根据用户需求采用资源优先、时钟域优先或模块最小耦合优先三种分割标准对被测设计进行逻辑分割，适应性更强，应用更灵活；本发明通过对各分割工程进行时钟域内和跨时钟域的有效约束以及各分片板卡间的通信逻辑的合理控制，使各分割工程之间数据交互以及各分割工程与上位机的数据交互能够正确且合理，从而确保仿真加速结果正确。
-
-
-
-
-
-
-
-
-
Search Results
13
records
(took 0.031 seconds)
