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公开(公告)号：CN109446015B
公开(公告)日：2022-05-27
申请号：CN201811255540.9
申请日：2018-10-26
Applicant: 北京计算机技术及应用研究所
IPC: G06F11/26
Abstract: 本发明涉及NVMe原型仿真验证结构，其中，包括：模拟主机内存用于模拟主机内存；提取数据和打印接收包信息模块用于从数据包里把数据提取出来，执行译码，并把接收到的包信息打印到文件中；解码模块的用于分析接收包和发送包的包头信息；组包模块用于根据包的格式，把要发送的数据或命令组包；模拟RAM用于模拟随机存储器；接收数组用于把接收到的包存到接收数组里，发送数组用于把要发送的数组存到发送数组里；NVMe控制器是要被验证的模块；打印发送包信息模块，用于把发送包的信息打印到文件中。
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公开(公告)号：CN107196872A
公开(公告)日：2017-09-22
申请号：CN201710276408.5
申请日：2017-04-25
Applicant: 北京计算机技术及应用研究所
IPC: H04L12/861 , H04L12/935 , H04L12/951
CPC classification number: H04L49/3045 , H04L49/3009 , H04L49/90
Abstract: 本发明公开了一种交换机数据帧切分与重组的方法，其中，包括：数据帧切分与数据帧重组；数据帧切分包括：步骤1：提取数据帧头部信息；步骤2：将数据帧依次存入数据缓存中，生成数据帧的长度信息，并且与步骤1中提取的信息合并后存入信息缓存中；步骤3：若信息缓存不为空，则取出第一个数据帧信息；步骤4：从数据缓存中提取数据，按照目的地址与优先级存入虚拟输出队列中，将数据帧长度累加至每个虚拟输出队列对应的长度统计中；步骤5：分情况给出当前要发送帧长，并组成内部帧帧头；步骤6：判断需要发送哪个虚拟输出队列中的数据，将内部帧帧头与数据拼接为内部帧，将内部帧发送；步骤7：当发送完一个内部帧时，将长度统计的统计总长度减掉发送的内部帧长度。
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公开(公告)号：CN109446015A
公开(公告)日：2019-03-08
申请号：CN201811255540.9
申请日：2018-10-26
Applicant: 北京计算机技术及应用研究所
IPC: G06F11/26
Abstract: 本发明涉及NVMe原型仿真验证结构，其中，包括：模拟主机内存用于模拟主机内存；提取数据和打印接收包信息模块用于从数据包里把数据提取出来，执行译码，并把接收到的包信息打印到文件中；解码模块的用于分析接收包和发送包的包头信息；组包模块用于根据包的格式，把要发送的数据或命令组包；模拟RAM用于模拟随机存储器；接收数组用于把接收到的包存到接收数组里，发送数组用于把要发送的数组存到发送数组里；NVMe控制器是要被验证的模块；打印发送包信息模块，用于把发送包的信息打印到文件中。
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公开(公告)号：CN109120406A
公开(公告)日：2019-01-01
申请号：CN201810981041.1
申请日：2018-08-27
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及公开了一种适用于可更换密码算法IP核的通用更替电路，包括：AXI接口用于向可更换密码算法IP核中配置参数，外部功能模块向输入数据FIFO写入待加解密的明问和密文数据，可更换密码算法IP核从输入数据FIFO读出待加解密的明文和密文数据，可更换密码算法IP核将加解密计算得到的明文和密文数据写入输出数据FIFO，外部功能模块从输出数据FIFO读出加解密计算后的明文和密文数据；输入数据FIFO的写时钟和外部功能模块时钟一致，输入数据FIFO的读时钟与可更换密码算法IP核的时钟一致；输出数据FIFO的写时钟和可更换密码算法IP核的时钟一致，输出数据FIFO的读时钟与外部功能模块时钟一致。使用本发明设计的通用更替电路可以减少密码算法更换时接口模块的工作量，使ASIC、FPGA设计、升级更简便。
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公开(公告)号：CN108920984A
公开(公告)日：2018-11-30
申请号：CN201810735362.3
申请日：2018-07-06
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种防克隆篡改安全SSD主控芯片架构，其中，包括：安全闪存控制器用于通过NAND FLASH阵列的每片NAND FLASH固有属性认证NAND FLASH身份，认证不通过CPU不予上电，认证通过后，则CPU上电；安全加解密模块的PUF模块用于输出稳定值，ECC模块对PUF模块输出的稳定值进行纠错，Hash函数模块将ECC模块输出的纠错后的数据进行Hash运算后输出固定长度值，作为加解密算法模块的根密钥；加解密模块用于对数据进行解密，得到的明文再经主机总线接口控制器传输到主机端。
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Patent Agency Ranking
公开(公告)号：CN108388482A
公开(公告)日：2018-08-10
申请号：CN201710497800.2
申请日：2017-09-26
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种双接口算法处理电路，其中，包括：对外接口一、对外接口二、接口芯片一、接口芯片二、可编程逻辑芯片、算法芯片以及随机数发生器；可编程逻辑芯片包括软核控制器、ECC控制模块和随机数发生器控制模块；软核控制器用于控制整个电路的工作，ECC控制模块用于和外部ECC算法芯片通信，随机数发生器控制模块用于从外部随机数发生器获取真随机数。本发明的双接口算法处理电路同时具备哈希和ECC算法功能的且具备双接口的数据处理电路。
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公开(公告)号：CN107103472A
公开(公告)日：2017-08-29
申请号：CN201710283153.5
申请日：2017-04-26
Applicant: 北京计算机技术及应用研究所
IPC: G06Q20/38
CPC classification number: G06Q20/3827 , G06Q20/3825 , G06Q20/3829
Abstract: 本发明公开了一种用于区块链的算法处理模块，其中，包括：PCIE接口芯片，用于与外部主机的PCIE接口通讯；USB控制芯片，用于与外部主机的USB接口通讯；算法芯片，用于进行与FPGA配合进行ECC运算；FPGA包括：Microblaze模块，用于控制FPGA的各子模块工作；FIFO转RAM接口模块，用于实现USB接口到内部RAM接口转换，从USB芯片中读取数据存储到内部RAM模块中；Local Bus转RAM接口模块，用于进行Local Bus接口到内部RAM模块接口转换；内部RAM模块，存储用户下发数据与准备上传给用户的数据；ECC控制模块，用于进行APB总线转ECC芯片异步接口，调用算法芯片进行点乘和模乘运算；噪声芯片控制模块，用于APB总线转噪声芯片接口；迭代哈希运算模块，用于进行迭代哈希运算，并与算法模块进行并行处理。
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公开(公告)号：CN108920984B
公开(公告)日：2021-11-16
申请号：CN201810735362.3
申请日：2018-07-06
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种防克隆篡改安全SSD主控芯片，其中，包括：安全闪存控制器用于通过NAND FLASH阵列的每片NAND FLASH固有属性认证NAND FLASH身份，认证不通过CPU不予上电，认证通过后，则CPU上电；安全加解密模块的PUF模块用于输出稳定值，ECC模块对PUF模块输出的稳定值进行纠错，Hash函数模块将ECC模块输出的纠错后的数据进行Hash运算后输出固定长度值，作为加解密算法模块的根密钥；加解密模块用于对数据进行解密，得到的明文再经主机总线接口控制器传输到主机端。
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公开(公告)号：CN108918047A
公开(公告)日：2018-11-30
申请号：CN201810735281.3
申请日：2018-07-06
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种基于气压测量的陶瓷封装安全防护结构，其中，包括：陶瓷封装密闭腔体、气压传感器模组、温度传感器模组、控制器、总线关断控制器以及存储器，控制器分为状态判断程序模块以及其它程序模块；气压传感器模组、温度传感器模组、控制器、总线关断控制器以及存储器均密封设置在陶瓷封装密闭腔体内；气压传感器模组用于获取陶瓷封装密闭腔体内的气压数据，温度传感器模组用于获取陶瓷封装密闭腔体内的温度数据；状态判断程序模块，用于根据陶瓷封装密闭腔体内的温度数据和气压数据，以判断内环境的密闭性是否被破坏，若密闭性被破坏，控制器擦除存储器中核心敏感数据，继而依据数据敏感性依次擦除全部数据。
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公开(公告)号：CN107666387A
公开(公告)日：2018-02-06
申请号：CN201610599300.5
申请日：2016-07-27
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种并行哈希计算电路，其中，包括：控制模块、消息填充模块、哈希算法迭代模块、消息暂存模块和初始值寄存器；该控制模块连接消息暂存模块、该消息填充模块以及该哈希算法迭代模块，该初始值寄存器连接该哈希算法迭代模块；该控制模块用于控制读取数据发送使能信号；该消息暂存模块用于对输入的信息暂存；该消息填充模块用于根据消息的长度，对该消息暂存模块的输出消息进行比特填充；该哈希算法迭代模块包含多个哈希算法IP核，用于进行哈希运算；该初始值寄存器用于提供给哈希算法迭代模块初始值。
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