公开(公告)号：CN116613203A

公开(公告)日：2023-08-18

申请号：CN202310096694.2

申请日：2023-02-10

Applicant: 三菱电机株式会社

Inventor： 本田成人 ,  深田祐介 ,  冈本隼人

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/10 ,  H01L29/08 ,  H01L29/36

Abstract: 涉及半导体装置以及半导体装置的制造方法。抑制RC‑IGBT的恢复损耗的增加。关于半导体装置，IGBT区域具有漂移层的表层的第2导电型的基极层，二极管区域具有漂移层的表层的第2导电型的阳极层，终端区域具有漂移层的表层的第2导电型的阱层，沿漂移层的上表面的方向上的基极层的杂质浓度的分布以及阳极层的杂质浓度的分布周期性地变动，基极层的杂质浓度的分布与阳极层的杂质浓度的分布不同。

公开(公告)号：CN112310191A

公开(公告)日：2021-02-02

申请号：CN202010730923.8

申请日：2020-07-27

Applicant: 三菱电机株式会社

Inventor： 冈本隼人 ,  陈则

IPC: H01L29/06 ,  H01L29/868

Abstract: 本发明提供能够使半导体装置的性能提高的技术。半导体装置具有第1导电型的第1半导体区域、第1半导体区域之上的第2导电型的第2半导体区域、第2导电型的第3及第4半导体区域、第1导电型的第5半导体区域、电极。第3半导体区域位于第2半导体区域之上，杂质浓度比第2半导体区域高。第4半导体区域与第2半导体区域相比杂质浓度高，第4半导体区域在俯视观察时位于与第3半导体区域分离的位置，该第4半导体区域与第2半导体区域接触。第5半导体区域位于第2半导体区域之上，在俯视观察时位于第3及第4半导体区域之间。电极不与第4及第5半导体区域接触而是与第3半导体区域接触。

公开(公告)号：CN119181719A

公开(公告)日：2024-12-24

申请号：CN202410767914.4

申请日：2024-06-14

Applicant: 三菱电机株式会社

Inventor： 宫田祐辅 ,  海老池勇史 ,  冈本隼人 ,  玉城朋宏 ,  小西和也 ,  野口宗隆

IPC: H01L29/739 ,  H01L29/06

Abstract: 本公开提供不大幅损害半导体装置的有效面积就能够抑制半导体装置的接通时的电流急剧上升的半导体装置。半导体基板(SB)上的平面布局具有针对开关的阈值电压的分布。在由针对所述阈值电压的箱宽度为100mV的多个箱、和与所述平面布局的属于所述多个箱中的每一个箱的面积对应的多个频数来定义直方图的情况下，所述平面布局具有属于所述多个箱中的不同箱的多个区域(RG1～RGn)。所述多个区域(RG1～RGn)包括第一至第三区域(RG1～RG3)。所述直方图具有以正态分布(PNM)为基准从所述正态分布(PNM)连续地向低电压侧拖出下摆的分布(PFL)。

公开(公告)号：CN112310191B

公开(公告)日：2024-05-07

申请号：CN202010730923.8

申请日：2020-07-27

Applicant: 三菱电机株式会社

Inventor： 冈本隼人 ,  陈则

IPC: H01L29/06 ,  H01L29/868

Abstract: 本发明提供能够使半导体装置的性能提高的技术。半导体装置具有第1导电型的第1半导体区域、第1半导体区域之上的第2导电型的第2半导体区域、第2导电型的第3及第4半导体区域、第1导电型的第5半导体区域、电极。第3半导体区域位于第2半导体区域之上，杂质浓度比第2半导体区域高。第4半导体区域与第2半导体区域相比杂质浓度高，第4半导体区域在俯视观察时位于与第3半导体区域分离的位置，该第4半导体区域与第2半导体区域接触。第5半导体区域位于第2半导体区域之上，在俯视观察时位于第3及第4半导体区域之间。电极不与第4及第5半导体区域接触而是与第3半导体区域接触。

公开(公告)号：CN116779610A

公开(公告)日：2023-09-19

申请号：CN202310228549.5

申请日：2023-03-10

Applicant: 三菱电机株式会社

Inventor： 吉浦康博 ,  大月咏子 ,  冈本隼人

IPC: H01L27/07 ,  H01L27/02 ,  H01L21/82

Abstract: 本发明的目的在于提供能够抑制制造成本的半导体装置及半导体装置的制造方法。本发明涉及的半导体装置具有：第1导电型的半导体基板，其规定有单元区域、单元区域的外缘的区域即镇流电阻区域和将镇流电阻区域包围的末端区域；第1绝缘膜，其配置于半导体基板的表面之上，在单元区域具有第1开口部，并且在镇流电阻区域具有至少1个第2开口部；第2绝缘膜，其被填充于第2开口部；第2导电型的第1杂质层，其配置于半导体基板中的第1开口部之下的表面；第2导电型的第2杂质层，其配置于半导体基板中的第2开口部之下的表面；以及导电膜，其从半导体基板的第1开口部的表面至末端区域地配置。

公开(公告)号：CN114300527A

公开(公告)日：2022-04-08

申请号：CN202111163574.7

申请日：2021-09-30

Applicant: 三菱电机株式会社

Inventor： 大塚翔瑠 ,  冈本隼人 ,  中村胜光 ,  田中香次 ,  西康一

IPC: H01L29/06 ,  H01L29/861 ,  H01L21/329

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。提供即使在半导体基板内形成成为寿命抑制要素的晶体缺陷，电气特性也稳定的半导体装置。具有：第1半导体层(2)，其设置于第1主面(1a)与n‑型漂移层(1)之间；第1缓冲层(5)，其设置在第2主面(1b)与n‑型漂移层之间，具有氢致施主；第2半导体层(3)，其设置于第2主面(1b)与第1缓冲层(5)之间，第1缓冲层5具有从第2主面(1b)朝向第1主面(1a)侧而密度下降的间隙碳与间隙氧之间的复合缺陷。