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    Enabling an interim density for top boot flash memories
    1.
    发明授权
    Enabling an interim density for top boot flash memories 失效
    启用顶级启动闪存的临时密度

    公开(公告)号：US06707749B2

    公开(公告)日：2004-03-16

    申请号：US10218955

    申请日：2002-08-14

    申请人： Quan H. Ngo ,  Saad Monasa

    发明人： Quan H. Ngo ,  Saad Monasa

    IPC分类号： G11C800

    CPC分类号： G11C8/12 ,  G11C16/08

    摘要： An interim density top boot flash memory architecture may be implemented by locking a portion or block of memory to prevent memory read and write accesses, thereby reducing the overall capacity of the memory. At the same time, this may be done without interfering with the access to parameters needed for implementing booting. In some embodiments, the locked memory may be placed at a block above the lowest addressable block that is accessed by an internal address.

    摘要翻译： 可以通过锁定存储器的一部分或块来防止存储器读取和写入访问来实现中间密度顶部引导闪存架构，从而降低存储器的总体容量。 同时，这可以在不干扰实现启动所需的参数的访问的情况下完成。 在一些实施例中，锁定的存储器可以被放置在由内部地址访问的最低可寻址块之上的块上。

    High bandwidth datapath load and test of multi-level memory cells
    2.
    发明授权
    High bandwidth datapath load and test of multi-level memory cells 有权
    高带宽数据路径负载和多级存储单元的测试

    公开(公告)号：US07327605B2

    公开(公告)日：2008-02-05

    申请号：US11646687

    申请日：2006-12-28

    申请人： Daniel R. Elmhurst ,  Karthikeyan Ramamurthi ,  Quan H. Ngo ,  Robert L. Melcher

    发明人： Daniel R. Elmhurst ,  Karthikeyan Ramamurthi ,  Quan H. Ngo ,  Robert L. Melcher

    IPC分类号： G11C16/06

    CPC分类号： G11C11/5628 ,  G11C11/56 ,  G11C16/04 ,  G11C16/10 ,  G11C29/16 ,  G11C29/36 ,  G11C29/38 ,  G11C29/50004 ,  G11C29/52 ,  G11C2029/5002 ,  G11C2211/5641

    摘要： An apparatus and technique for testing of multi-level cells (MLC) in a memory storage device using a high bandwidth data path architecture. The technique includes hardware for obtaining a first data and a second data from a multilevel cell memory. The first data is different from the second data. The first data and second data are compared and, based at least in part on this comparison, the multilevel cell memory is programmed. Programming the multilevel cell memory includes accessing memory cells in the multilevel cell memory and determining the number of bits per memory cell of the first data that need programming.

    摘要翻译： 一种用于使用高带宽数据路径架构在存储器存储设备中测试多级单元（MLC）的装置和技术。 该技术包括用于从多级单元存储器获得第一数据和第二数据的硬件。 第一数据与第二数据不同。 比较第一数据和第二数据，并且至少部分地基于该比较，对多电平单元存储器进行编程。 编程多电平单元存储器包括访问多电平单元存储器中的存储单元，并确定需要编程的第一数据的每个存储单元的位数。

    High bandwidth datapath load and test of multi-level memory cells
    3.
    发明授权
    High bandwidth datapath load and test of multi-level memory cells 失效
    高带宽数据路径负载和多级存储单元的测试

    公开(公告)号：US07177186B2

    公开(公告)日：2007-02-13

    申请号：US11391509

    申请日：2006-03-28

    申请人： Daniel R. Elmhurst ,  Karthikeyan Ramamurthi ,  Quan H. Ngo ,  Robert L. Melcher

    发明人： Daniel R. Elmhurst ,  Karthikeyan Ramamurthi ,  Quan H. Ngo ,  Robert L. Melcher

    IPC分类号： G11C16/06

    CPC分类号： G11C11/5628 ,  G11C11/56 ,  G11C16/04 ,  G11C16/10 ,  G11C29/16 ,  G11C29/36 ,  G11C29/38 ,  G11C29/50004 ,  G11C29/52 ,  G11C2029/5002 ,  G11C2211/5641

    摘要： An apparatus and technique for testing of multi-level cells (MLC) in a memory storage device using a high bandwidth data path architecture. The technique includes hardware for obtaining a first data and a second data from a multilevel cell memory. The first data is different from the second data. The first data and second data are compared and, based at least in part on this comparison, the multilevel cell memory is programmed. Programming the multilevel cell memory includes accessing memory cells in the multilevel cell memory and determining the number of bits per memory cell of the first data that need programming.

    摘要翻译： 一种用于使用高带宽数据路径架构在存储器存储设备中测试多级单元（MLC）的装置和技术。 该技术包括用于从多级单元存储器获得第一数据和第二数据的硬件。 第一数据与第二数据不同。 比较第一数据和第二数据，并且至少部分地基于该比较，对多电平单元存储器进行编程。 编程多电平单元存储器包括访问多电平单元存储器中的存储单元，并确定需要编程的第一数据的每个存储单元的位数。