公开(公告)号：US20160034371A1

公开(公告)日：2016-02-04

申请号：US14730632

申请日：2015-06-04

申请人： Gi-Won OH ,  Ju-Yun JUNG ,  Soo-Hyeong KIM ,  Hyun-Joong KIM

发明人： Gi-Won OH ,  Ju-Yun JUNG ,  Soo-Hyeong KIM ,  Hyun-Joong KIM

IPC分类号： G06F11/20 ,  G06F3/06

CPC分类号： G06F3/0688 ,  G06F3/0619 ,  G06F3/0635 ,  G06F3/0659 ,  G11C5/02 ,  G11C5/04 ,  G11C7/1012 ,  G11C8/00 ,  G11C29/76 ,  G11C2207/108

摘要： A semiconductor memory device includes a memory cell array including a plurality of cell cores which include a first cell core corresponding to a first channel that is a normal channel and a second cell core corresponding to a second channel that is a failed channel; and an access circuit configured to perform address remapping by converting a first address of at least a first failed cell in the first cell core into a second address of at least a second cell in the second cell core, and to transmit data of at least the second cell through the first channel.

摘要翻译： 一种半导体存储器件包括存储单元阵列，该存储单元阵列包括多个单元核心，所述多个单元核心包括对应于作为正常通道的第一通道的第一单元核心和对应于作为故障通道的第二通道的第二单元核心; 以及接入电路，被配置为通过将所述第一小区核心中的至少第一故障小区的第一地址转换为所述第二小区核心中的至少第二小区的第二地址来执行地址重新映射，并且至少发送 第二个单元格通过第一个通道。

公开(公告)号：US20160048425A1

公开(公告)日：2016-02-18

申请号：US14722823

申请日：2015-05-27

申请人： Hyun-joong Kim ,  Soo-hyeong Kim ,  Sang-hoon Shin ,  Ju-yun Jung ,  Ho-young Song ,  Kyo-min Sohn ,  Hae-suk Lee ,  Bu-il Jung ,  Han-vit Jeong

发明人： Hyun-joong Kim ,  Soo-hyeong Kim ,  Sang-hoon Shin ,  Ju-yun Jung ,  Ho-young Song ,  Kyo-min Sohn ,  Hae-suk Lee ,  Bu-il Jung ,  Han-vit Jeong

IPC分类号： G06F11/10 ,  G11C29/52

CPC分类号： G11C29/52 ,  G06F11/1048 ,  G11C2029/0411

摘要： A memory device including: an error correction code (ECC) cell array; an ECC engine configured to receive write data to be written to a memory cell array and generate internal parity bits for the write data; and an ECC select unit configured to receive the internal parity bits and external parity bits and, in response to a first level of a control signal, store the internal parity bits in the ECC cell array and, in response to a second level of the control signal store the external parity bits in the ECC cell array.

摘要翻译： 一种存储器件，包括：纠错码（ECC）单元阵列; ECC引擎，被配置为接收要写入存储单元阵列的写入数据，并为写入数据生成内部奇偶校验位; 以及ECC选择单元，被配置为接收内部奇偶校验位和外部奇偶校验位，并且响应于控制信号的第一电平将内部奇偶校验位存储在ECC单元阵列中，并且响应于第二级别的控制 信号存储ECC单元阵列中的外部奇偶校验位。