公开(公告)号：US6133769A

公开(公告)日：2000-10-17

申请号：US201081

申请日：1998-11-30

申请人： Fabiano Fontana ,  Mathew Anton Rybicki ,  Ammisetti V. Prasad

发明人： Fabiano Fontana ,  Mathew Anton Rybicki ,  Ammisetti V. Prasad

IPC分类号： H03L7/089 ,  H03L7/095 ,  H03L7/18 ,  H03L7/06

CPC分类号： H03L7/18 ,  H03L7/0891 ,  H03L7/095

摘要： A phase locked loop comprises a phase locking circuit (16) which includes a phase/frequency detector (18) capable of outputting up and down signals to a charge pump (22) through separate signal paths (24, 26) and a phase lock detector (34) coupled to receive the up and down signals. The phase lock detector (34) determines the difference between the up and down signals from the phase/frequency detector (18) and in response generates a phase lock indicator signal PLL.sub.-- OUT.

摘要翻译： 锁相环包括相位锁定电路（16），该锁相电路包括能够通过分离的信号路径（24,26）向电荷泵（22）输出上下信号的相位/频率检测器（18）和相位锁定检测器 （34），用于接收上下信号。 相位锁定检测器（34）确定来自相位/频率检测器（18）的上升和下降信号之间的差异，并且响应产生锁相指示器信号PLL-OUT。