公开(公告)号：US08560929B2

公开(公告)日：2013-10-15

申请号：US13167764

申请日：2011-06-24

申请人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

发明人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

IPC分类号： H03M13/00

CPC分类号： H04L1/0047 ,  H03M13/1171 ,  H03M13/134 ,  H03M13/255

摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。 数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。 第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。 来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。 第二符号约束布置电路可操作以接收第二输入数据集并且根据第二布置算法重排第二数据输入以产生解码数据集。 用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。

公开(公告)号：US20120331370A1

公开(公告)日：2012-12-27

申请号：US13167764

申请日：2011-06-24

申请人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

发明人： Zongwang Li ,  Wu Chang ,  Chung-Li Wang ,  Changyou Xu ,  Shaohua Yang ,  Yang Han

IPC分类号： G06F11/08

CPC分类号： H04L1/0047 ,  H03M13/1171 ,  H03M13/134 ,  H03M13/255

摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。 数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。 第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。 来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。 第二符号约束排列电路可操作以接收第二输入数据集并且根据第二布置算法重新布置第二数据输入以产生解码的数据集。 用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。

公开(公告)号：US08245120B2

公开(公告)日：2012-08-14

申请号：US12270713

申请日：2008-11-13

申请人： Changyou Xu ,  Shaohua Yang ,  Hao Zhong ,  Nils Graef ,  Ching-Fu Wu

发明人： Changyou Xu ,  Shaohua Yang ,  Hao Zhong ,  Nils Graef ,  Ching-Fu Wu

IPC分类号： G06F11/00

CPC分类号： H04L1/0051 ,  H04L1/0057 ,  H04L1/0071

摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a variable iteration data processing system is disclosed that includes a first detector, a second detector, a decoder and a unified memory buffer. An input data set is received by the first detector that performs a data detection and provides a first detected data set. The decoder receives a derivative of the first detected data set and performs a decoding operation that yields a decoded data set. In some cases, the derivative of the first detected data set is an interleaved version of the first detected data set. The decoded data set is written to a unified memory buffer. The first decoded data set is retrievable from the unified memory buffer and a derivative thereof is provided to the second detector. In some cases, the derivative of the decoded is a de-interleaved version of the decoded data set. The second detector is operable to perform a data detection on the derivative of the decoded data set and to provide a second detected data set that is written to the unified memory buffer.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 例如，公开了包括第一检测器，第二检测器，解码器和统一存储器缓冲器的可变迭代数据处理系统。 由执行数据检测的第一检测器接收输入数据集，并提供第一检测数据集。 解码器接收第一检测数据集的导数，并执行产生解码数据集的解码操作。 在一些情况下，第一检测数据集的导数是第一检测数据集的交错版本。 解码的数据集被写入统一的存储缓冲器。 第一解码数据集可从统一存储器缓冲器检索，并且其导数被提供给第二检测器。 在一些情况下，解码的导数是解码数据集的解交织版本。 第二检测器可操作以对解码数据集的导数执行数据检测，并提供写入统一存储器缓冲器的第二检测数据集。

公开(公告)号：US08205123B2

公开(公告)日：2012-06-19

申请号：US12315601

申请日：2008-12-04

申请人： Shaohua Yang ,  Changyou Xu ,  Weijun Tan ,  Ching-Fu Wu ,  Yuan Xing Lee

发明人： Shaohua Yang ,  Changyou Xu ,  Weijun Tan ,  Ching-Fu Wu ,  Yuan Xing Lee

IPC分类号： H03M13/27

CPC分类号： G06F12/0207 ,  H04L1/005 ,  H04L1/0057 ,  H04L1/0065

摘要： In exemplary embodiments, a skewed interleaving function for iterative code systems is described. The skewed interleaving function provides a skewed row and column memory partition and a layered structure for re-arranging data samples read from, for example, a first channel detector. An iterative decoder, such as an iterative decoder based on a low-density parity-check code (LDPC), might employ an element to de-skew the data from the interleaved memory partition before performing iterative decoding of the data, and then re-skew the information before passing decoded samples to the de-interleaver. The de-interleaver re-arranges the iterative decoded data samples in accordance with an inverse of the interleaver function before passing the decoded data samples to, for example, a second channel detector.

摘要翻译： 在示例性实施例中，描述了用于迭代代码系统的偏斜交错功能。 倾斜交错功能提供了一个倾斜的行和列存储器分区以及用于重新排列从例如第一通道检测器读取的数据样本的分层结构。 诸如基于低密度奇偶校验码（LDPC）的迭代解码器的迭代解码器可以在执行数据的迭代解码之前采用去除来自交错存储器分区的数据的元素， 在将解码的样本传递到解交织器之前，将信息偏移。 解交织器在将解码的数据样本传递到例如第二信道检测器之前，根据交织器功能的反向重新排列迭代解码的数据样本。

公开(公告)号：US20100275096A1

公开(公告)日：2010-10-28

申请号：US12430927

申请日：2009-04-28

申请人： Hao Zhong ,  Shaohua Yang ,  Weijun Tan ,  Changyou Xu ,  Yuan Xing Lee

发明人： Hao Zhong ,  Shaohua Yang ,  Weijun Tan ,  Changyou Xu ,  Yuan Xing Lee

IPC分类号： H03M13/00 ,  G06F11/00

CPC分类号： H03M13/1111 ,  H03M13/1108 ,  H03M13/1128 ,  H03M13/3715 ,  H03M13/6331

摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a processing loop circuit having a data detector and a soft decision decoder. The data detector provides a detected output, and the soft decision decoder applies a soft decoding algorithm to a derivative of the detected output to yield a soft decision output and a first hard decision output. The systems further include a queuing buffer and a hard decision decoder. The queuing buffer is operable to store the soft decision output, and the hard decision decoder accesses the soft decision output and applies a hard decoding algorithm to yield a second hard decision output. The data detector is operable to perform a data detection on a derivative of the soft decision output if the soft decision decoder and the hard decision decoder fail to converge

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 例如，公开了一种包括具有数据检测器和软判决解码器的处理环路电路的数据处理系统。 数据检测器提供检测输出，软判决解码器将软解码算法应用于检测输出的导数，以产生软决策输出和第一硬决策输出。 该系统还包括排队缓冲器和硬判决解码器。 排队缓冲器可操作以存储软判决输出，并且硬判决解码器访问软决策输出并应用硬解码算法以产生第二硬决策输出。 如果软判决解码器和硬判决解码器不能收敛，则数据检测器可操作以对软决策输出的导数执行数据检测

公开(公告)号：US20100042906A1

公开(公告)日：2010-02-18

申请号：US12540078

申请日：2009-08-12

申请人： Kiran Gunnam ,  Shaohua Yang ,  Changyou Xu

发明人： Kiran Gunnam ,  Shaohua Yang ,  Changyou Xu

IPC分类号： H03M13/45 ,  H03M13/05

CPC分类号： H03M13/1111 ,  H03M13/09 ,  H03M13/1142 ,  H03M13/3707 ,  H03M13/3738 ,  H03M13/3753 ,  H03M13/451

摘要： In one embodiment, a turbo equalizer has an LDPC decoder, a channel detector, and one or more adjustment blocks for recovering an LDPC codeword from a set of input samples. The decoder attempts to recover the codeword from an initial set of channel soft-output values and generates a set of extrinsic soft-output values, each corresponding to a bit of the codeword. If the decoder converges on a trapping set, then the channel detector performs detection on the set of input samples to generate a set of updated channel soft-output values, using the extrinsic soft-output values to improve the detection. The one or more adjustment blocks adjust at least one of (i) the extrinsic soft-output values before the channel detection and (ii) the updated channel soft-output values. Subsequent decoding is then performed on the updated and possibly-adjusted channel soft-output values to attempt to recover the codeword.

摘要翻译： 在一个实施例中，turbo均衡器具有LDPC解码器，信道检测器和用于从一组输入采样中恢复LDPC码字的一个或多个调整块。 解码器尝试从初始的信道软输出值集合中恢复码字，并产生一组非本征软输出值，每个对应于码字的位。 如果解码器收敛于捕获集合，则信道检测器对输入样本集执行检测，以使用外部软输出值来生成一组更新的信道软输出值，以改善检测。 一个或多个调整块调整（i）信道检测之前的非本征软输出值和（ii）更新的信道软输出值中的至少一个。 然后对更新的和可能调整的信道软输出值执行随后的解码，以尝试恢复码字。

公开(公告)号：US09213392B2

公开(公告)日：2015-12-15

申请号：US13227557

申请日：2011-09-08

申请人： Shaohua Yang ,  Changyou Xu ,  Fan Zhang ,  Yang Han

发明人： Shaohua Yang ,  Changyou Xu ,  Fan Zhang ,  Yang Han

IPC分类号： G06F1/32

CPC分类号： G06F1/3221 ,  G06F1/3268 ,  Y02D10/154

摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes a data detector circuit, a data decoder circuit, and a gating circuit.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了一种数据处理电路，其包括数据检测器电路，数据解码器电路和门控电路。

公开(公告)号：US08873177B2

公开(公告)日：2014-10-28

申请号：US13250246

申请日：2011-09-30

申请人： Kurt J. Worrell ,  Erich F. Haratsch ,  Changyou Xu ,  Jefferson E. Singleton ,  Kripa Venkatachalam ,  David G. Springberg

发明人： Kurt J. Worrell ,  Erich F. Haratsch ,  Changyou Xu ,  Jefferson E. Singleton ,  Kripa Venkatachalam ,  David G. Springberg

IPC分类号： G11B5/09 ,  G11B5/012 ,  G11B19/04

CPC分类号： G11B5/09 ,  G11B5/012 ,  G11B19/045

摘要： Hardware-based methods and apparatus are provided for inter-track interference mitigation in magnetic recording systems. Inter-track interference (ITI) is mitigated in a magnetic recording system by obtaining ITI cancellation data; and providing the ITI cancellation data to an ITI mitigation circuit using a write data path in the magnetic recording system. The write data path can optionally operate substantially simultaneously with the read data path performing the read operation. The ITI cancellation data comprises, for example, user data and/or media data.

摘要翻译： 提供基于硬件的方法和装置用于磁记录系统中的轨道间干扰减轻。 通过获取ITI取消数据，在磁记录系统中减轻了轨道间干扰（ITI）。 以及使用磁记录系统中的写数据路径将ITI消除数据提供给ITI缓解电路。 写入数据路径可以可选地与执行读取操作的读取数据路径同时操作。 ITI取消数据例如包括用户数据和/或媒体数据。

公开(公告)号：US08775896B2

公开(公告)日：2014-07-08

申请号：US13369468

申请日：2012-02-09

申请人： Zongwang Li ,  Chung-Li Wang ,  Changyou Xu

发明人： Zongwang Li ,  Chung-Li Wang ,  Changyou Xu

IPC分类号： H03M13/00

CPC分类号： H03M13/658 ,  H03M13/1122 ,  H03M13/1131 ,  H03M13/1171 ,  H03M13/2957 ,  H03M13/6325 ,  H03M13/6343

摘要： Various embodiments of the present invention provide systems and methods for decoding of non-binary LDPC codes. For example, a low density parity check data decoder is disclosed that includes a variable node processor operable to perform variable node updates based at least in part on check node to variable node message vectors, a check node processor operable to perform check node updates and to generate the check node to variable node message vectors, and a scheduler operable to cause the variable node processor to use check node to variable node message vectors from multiple decoding iterations when performing the variable node updates for a given decoding iteration.

摘要翻译： 本发明的各种实施例提供用于解码非二进制LDPC码的系统和方法。 例如，公开了一种低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以至少部分地基于校验节点到可变节点消息向量来执行变量节点更新;校验节点处理器，可操作以执行校验节点更新，以及 生成检查节点到可变节点消息向量，以及调度器，用于当对于给定的解码迭代执行变量节点更新时，使得变量节点处理器使用来自多个解码迭代的可变节点消息向量的校验节点。

公开(公告)号：US08719682B2

公开(公告)日：2014-05-06

申请号：US13525182

申请日：2012-06-15

申请人： Yang Han ,  Shaohua Yang ,  Fan Zhang ,  Zongwang Li ,  Changyou Xu

发明人： Yang Han ,  Shaohua Yang ,  Fan Zhang ,  Zongwang Li ,  Changyou Xu

IPC分类号： G06F11/07

CPC分类号： G11B20/10046 ,  H03M13/1111 ,  H03M13/2957 ,  H03M13/6325 ,  H03M13/6343 ,  H04L25/03171 ,  H04L25/03318 ,  H04L25/067

摘要： Various embodiments of the present inventions are related to adaptive calibration of NPFIR filters in a data detector. For example, an apparatus for calibrating a noise predictive filter is disclosed, including a data detector operable to generate detected values for data sectors and having an embedded noise predictive finite impulse response filter. The apparatus also includes a comparator operable to determine whether a quality metric for a current one of the data sectors meets a noise threshold. The apparatus also includes a filter calibration circuit operable to adapt a number of filter coefficients for the noise predictive finite impulse response filter based on the detected values for the data sectors, and to omit the detected values for the current one of the data sectors from adaptation for one of the filter coefficients if the quality metric for the current one of the data sectors does not meet the noise threshold.

摘要翻译： 本发明的各种实施例涉及数据检测器中的NPFIR滤波器的自适应校准。 例如，公开了一种用于校准噪声预测滤波器的装置，包括可操作以产生数据扇区的检测值并具有嵌入式噪声预测有限脉冲响应滤波器的数据检测器。 该装置还包括比较器，可操作以确定当前数据扇区的质量度量是否符合噪声阈值。 该装置还包括滤波器校准电路，其可操作以基于用于数据扇区的检测值来适应用于噪声预测有限脉冲响应滤波器的多个滤波器系数，并且从适配中省去当前数据扇区的检测值 对于当前一个数据扇区的质量度量不满足噪声阈值的滤波器系数之一。