公开(公告)号：US5468069A

公开(公告)日：1995-11-21

申请号：US100928

申请日：1993-08-03

申请人： Viktor K. Prasanna ,  Cho-Li Wang ,  Heonchul Park

发明人： Viktor K. Prasanna ,  Cho-Li Wang ,  Heonchul Park

IPC分类号： G06T9/00 ,  G06K9/36 ,  G06K9/68

CPC分类号： G06T9/008

摘要： Video data compression techniques reduce necessary storage size and communication channel bandwidth while maintaining acceptable fidelity. Vector quantization provides better overall data compression performance by coding vectors instead of scalars. The search algorithm and VLSI architecture for implementing it is herein disclosed, and such a search algorithm is useful for real-time image processing. The architecture employs a single processing element and external memory for storing the N constant value hyperplanes used in the search, where N is the number of codevectors. The design does not perform any multiplication operation using the constant value hyperplane tree search, since the tree search method is independent of any L.sub.q metric for q between one and infinity. Memory used by the design is significantly less than memory employed in existing architecture.

摘要翻译： 视频数据压缩技术在保持可接受的保真度的同时减少必要的存储大小和通信信道带宽。 矢量量化通过编码矢量而不是标量来提供更好的总体数据压缩性能。 这里公开了用于实现它的搜索算法和VLSI架构，并且这种搜索算法对于实时图像处理是有用的。 该架构采用单个处理元件和外部存储器来存储在搜索中使用的N个恒定值超平面，其中N是代码矢量的数量。 该设计不使用常数值超平面树搜索来执行任何乘法运算，因为树搜索方法独立于一个和无穷大之间的q的任何Lq度量。 设计使用的内存明显小于现有架构中使用的内存。

公开(公告)号：US07761688B1

公开(公告)日：2010-07-20

申请号：US11899557

申请日：2007-09-06

申请人： Heonchul Park

发明人： Heonchul Park

IPC分类号： G06F9/00

CPC分类号： G06F9/3867 ,  G06F9/3851

摘要： An in-order issue in-order completion micro-controller comprises a pipeline core comprising in succession a fetch address stage, a program access stage, a decode stage, a first execution stage, a second execution stage, a memory access stage, and a write back stage. The various stages are provided a thread ID such that alternating stages use a first thread ID, and the other stages use a second thread ID. Each stage which requires access to thread ID specific context information uses the thread ID to specify this context information.

摘要翻译： 按顺序发行的顺序完成微控制器包括流水线核心，其连续地包括获取地址级，程序访问级，解码级，第一执行级，第二执行级，存储器访问级和 回写阶段 提供各个阶段的线程ID，使得交替阶段使用第一线程ID，并且其他阶段使用第二线程ID。 需要访问线程ID特定上下文信息的每个阶段使用线程ID来指定该上下文信息。

公开(公告)号：US06865590B2

公开(公告)日：2005-03-08

申请号：US10014098

申请日：2001-12-10

申请人： Heonchul Park

发明人： Heonchul Park

IPC分类号： G06F7/02 ,  G06F7/50 ,  G06F12/08 ,  G06F12/10

CPC分类号： G06F7/02 ,  G06F12/0895 ,  G06F12/1027

摘要： The relationship between a sum of applied address operands and a matching virtual page number is exploited to minimize the adder size required for fast number comparison. In one embodiment, variably-sized addresses are accommodated by augmenting a portion of the applied address operands to ensure easy access to potential carry bits. A comparator is used for each virtual page number stored in a translation look-aside buffer to quickly determine whether that virtual page number matches the applied address operand sum.

摘要翻译： 利用施加的地址操作数和匹配的虚拟页数之间的关系来最小化快速数字比较所需的加法器大小。 在一个实施例中，通过增加所施加的地址操作数的一部分来容纳可变大小的地址，以确保容易地访问潜在的进位位。 对于存储在转换后备缓冲器中的每个虚拟页号，使用比较器来快速确定该虚拟页码是否与所应用的地址操作数和匹配。

公开(公告)号：US08396063B1

公开(公告)日：2013-03-12

申请号：US11982614

申请日：2007-11-05

申请人： Narasimhan Venkatesh ,  Satya Rao ,  Heonchul Park

发明人： Narasimhan Venkatesh ,  Satya Rao ,  Heonchul Park

IPC分类号： H04L12/56

CPC分类号： H04W88/02 ,  H04B1/707 ,  H04J3/1605

摘要： A wireless signal processor for handling a plurality of wireless sessions comprises a plurality of baseband receivers, one for each session, each receiver producing a digital output, a multiplexer for multiplexing the plurality of digital outputs into a single data stream, a digital signal processor for converting the stream of multiplexed data into a media access controller format, and a media access controller for demultiplexing and framing the stream of data into a plurality of data buffers, one data buffer for each wireless session.

摘要翻译： 一种用于处理多个无线会话的无线信号处理器包括多个基带接收器，每个会话一个，每个接收器产生数字输出，多路复用器，用于将多个数字输出复用为单个数据流;数字信号处理器，用于 将多路复用数据流转换为媒体访问控制器格式，以及媒体访问控制器，用于将数据流解复用并成帧为多个数据缓冲器，每个无线会话的一个数据缓冲器。

公开(公告)号：US07327700B2

公开(公告)日：2008-02-05

申请号：US10448639

申请日：2003-05-30

申请人： Narasimhan Venkatesh ,  Satya Rao ,  Heonchul Park

发明人： Narasimhan Venkatesh ,  Satya Rao ,  Heonchul Park

IPC分类号： H04J3/08

CPC分类号： H04W88/02 ,  H04B1/707 ,  H04J3/1605

摘要： A wireless signal processor for handling a plurality of wireless sessions comprises a plurality of baseband receivers, one for each session, each receiver producing a digital output, a multiplexer for multiplexing the plurality of digital outputs into a single data stream, a digital signal processor for converting the stream of multiplexed data into a media access controller format, and a media access controller for demultiplexing and framing the stream of data into a plurality of data buffers, one data buffer for each wireless session.

摘要翻译： 一种用于处理多个无线会话的无线信号处理器包括多个基带接收器，每个会话一个，每个接收器产生数字输出，多路复用器，用于将多个数字输出复用为单个数据流;数字信号处理器，用于 将多路复用数据流转换为媒体访问控制器格式，以及媒体访问控制器，用于将数据流解复用并成帧为多个数据缓冲器，每个无线会话的一个数据缓冲器。

公开(公告)号：US6038660A

公开(公告)日：2000-03-14

申请号：US318885

申请日：1999-05-26

申请人： Balraj Singh ,  Danielle G. Lemay ,  Venkat Mattela ,  Heonchul Park ,  Andreas Grubert

发明人： Balraj Singh ,  Danielle G. Lemay ,  Venkat Mattela ,  Heonchul Park ,  Andreas Grubert

IPC分类号： G06F9/32

CPC分类号： G06F9/321

摘要： A method and apparatus for providing a program counter value within a central processing unit is described. A program counter value comprises n bits and has to be increased by one of a plurality of different fixed increment values. Therefore, an upper partial content of the current program counter value and its value incremented by 1 is provided. Also, a plurality of lower partial contents of the current program counter value incremented by one of the plurality of fixed increment values, respectively are provided, whereby a carry bit is provided. One of the plurality of incremented lower partial contents is selected depending on said respective carry bit. Upper and lower contents are then combined to form a plurality of new program counter values. Upon receiving of control information to select a final increment value one of said new program counter values will be selected.

摘要翻译： 描述了一种用于在中央处理单元内提供程序计数器值的方法和装置。 程序计数器值包括n位，并且必须增加多个不同的固定增量值中的一个。 因此，提供当前程序计数器值的上部部分内容及其值增加1。 此外，分别提供当前程序计数器值的多个较低部分内容，其增加多个固定增量值中的一个，从而提供进位位。 根据所述各个进位位选择多个递增的较低部分内容中的一个。 然后组合上部和下部内容以形成多个新的程序计数器值。 在接收到控制信息以选择最终增量值时，将选择所述新的程序计数器值之一。

公开(公告)号：US20080279098A1

公开(公告)日：2008-11-13

申请号：US12114909

申请日：2008-05-05

申请人： Heonchul Park

发明人： Heonchul Park

IPC分类号： H04L12/26

CPC分类号： G06F9/4401 ,  H04L1/08

摘要： A process for initializing and booting the CPU of a wireless communication device includes a sequence controller, ROM, a ROM controller, a DMA controller, a wireless front end, a memory, and a remote wireless host which contains the download code. The sequence controller causes the ROM controller initially transfers a Source, a Destination and a Length to the DMA controller, which uses these values to copy the ROM contents into the memory. Thereafter, the sequence controller causes the CPU to start executing the code that has been transferred into memory by the ROM controller, and the CPU thereafter downloads the operating system into memory using the wireless front end, which is receiving an original and duplicate packet from the remote host. Upon completion of the download, the CPU executes the downloaded operating system and begins operation of the device.

摘要翻译： 用于初始化和启动无线通信设备的CPU的过程包括序列控制器，ROM，ROM控制器，DMA控制器，无线前端，存储器和包含下载代码的远程无线主机。 序列控制器使ROM控制器最初向DMA控制器传送一个源，一个目标和一个长度，DMA控制器使用这些值将ROM内容复制到存储器中。 此后，顺序控制器使CPU开始执行由ROM控制器转移到存储器中的代码，然后CPU随后使用正在接收原始和复制分组的无线前端将操作系统下载到存储器中 远程主机。 完成下载后，CPU执行下载的操作系统并开始设备的操作。

公开(公告)号：US06529033B1

公开(公告)日：2003-03-04

申请号：US09991067

申请日：2001-11-16

申请人： Heonchul Park ,  Arthur H. Ting

发明人： Heonchul Park ,  Arthur H. Ting

IPC分类号： H03K1900

CPC分类号： G01R31/31704 ,  G01R31/31727 ,  G01R31/31922 ,  G06F17/5045

摘要： A method for fabricating IC devices including both rising edge-triggered circuits (e.g., flip-flops or latches) and falling edge-triggered circuits in which a clock signal line is selectively inverted by an on-chip clock signal inverting circuit and applied to one or the other circuit types during test modes. The clock signal inverting circuit is implemented as a two-input exclusive-OR gate, or using a multiplexer. The method includes placing and routing the selected circuit type (i.e., rising or falling edge) such that clock skew is minimized.

摘要翻译： 一种用于制造包括上升沿触发电路（例如，触发器或锁存器）和下降沿触发电路的IC器件的方法，其中时钟信号线被片上时钟信号反相电路选择性反相并应用于一个 或测试模式下的其他电路类型。 时钟信号反相电路被实现为双输入异或门，或者使用多路复用器。 该方法包括放置和布线所选择的电路类型（即上升沿或下降沿），使得时钟偏移最小化。

公开(公告)号：US6006315A

公开(公告)日：1999-12-21

申请号：US733906

申请日：1996-10-18

申请人： Heonchul Park

发明人： Heonchul Park

IPC分类号： G06F17/16 ,  G06F9/312 ,  G06F17/10 ,  G06F15/16

CPC分类号： G06F9/30043

摘要： A method is provided for writing a scalar value to a vector V1 without reading the vector from a storage device. A scalar value to be written into the vector at a specified position and a scalar value (index) representing such position are read from a storage device into an Arithmetic Logic Unit (ALU) of a vector processor. The ALU then generates another vector V2 having multiple copies of the scalar value to be written into V1. ALU also generates a mask representing the index. The vector V2 is then delivered to the storage storing V1, but the mask is applied so that only one or more, but not all, copies of the scalar value are written from V2 to the storage. The rest of the vector V1 remains unchanged. The invention reduces register file read contention. Furthermore, if the updated V1 (i.e. V1 having the scalar value) is to be used in the next instruction, a copy of V1 is read from the storage and is updated from V2 and the mask, simultaneously with V1 being updated in the storage. Thus, the updated V1 need not be read from the storage.

摘要翻译： 提供了一种用于将标量值写入矢量V1而不从存储装置读取矢量的方法。 将要写入指定位置的向量的标量值和表示该位置的标量值（索引）从存储装置读入矢量处理器的算术逻辑单元（ALU）。 然后，ALU产生具有要写入V1的标量值的多个副本的另一向量V2。 ALU还生成一个表示索引的掩码。 然后将向量V2传递到存储器V1，但是应用掩码，使得仅将标量值的一个或多个但不是全部的副本从V2写入存储器。 矢量V1的其余部分保持不变。 本发明减少寄存器文件读取争用。 此外，如果在下一条指令中使用更新的V1（即具有标量值的V1），则从存储器读取V1的副本，并且从V2和掩码中更新与存储器中的V1正在更新的掩码。 因此，更新的V1不需要从存储器读取。

公开(公告)号：US5991531A

公开(公告)日：1999-11-23

申请号：US804765

申请日：1997-02-24

申请人： Seungyoon Peter Song ,  Heonchul Park

发明人： Seungyoon Peter Song ,  Heonchul Park

IPC分类号： G06F9/06 ,  G06F9/302 ,  G06F9/318 ,  G06F9/455

CPC分类号： G06F9/30014 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3017

摘要： A N-byte vector processor is provided which can emulate 2N-byte processor operations by executing two N-byte operations sequentially. By using N-byte architecture to process 2N-byte wide data, chip size and costs are reduced. One embodiment allows 64-byte operations to be implemented with a 32-byte vector processor by executing a 32-byte instruction on the first 32-bytes of data and then executing a 32-byte instruction on the second 32-bytes of data. Registers and instructions for 64-byte operation are emulated using two 32-byte registers and instructions, respectively, with some instructions requiring modification to accommodate 64-byte operations between adjacent elements, operations requiring specific element locations, operations shifting elements in and out of registers, and operations specifying addresses exceeding 32 bytes.

摘要翻译： 提供一个N字节向量处理器，可以通过依次执行两个N字节操作来模拟2N字节的处理器操作。 通过使用N字节架构处理2N字节的宽数据，芯片尺寸和成本降低。 一个实施例允许通过在前32个字节的数据上执行32字节指令，然后在第二个32字节数据上执行32字节指令，通过32字节向量处理器实现64字节操作。 64字节操作的寄存器和指令分别使用两个32字节寄存器和指令进行仿真，其中一些指令需要修改以适应相邻元件之间的64字节操作，需要特定元件位置的操作，将元件输入和输出寄存器 ，以及指定地址超过32个字节的操作。