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公开(公告)号：CN113904665B
公开(公告)日：2024-11-01
申请号：CN202111428522.8
申请日：2021-11-29
申请人： 广州智慧城市发展研究院
摘要： 本发明提供一种同源异相时钟生成装置、方法和设备。该装置包括：依次连接的自动校准模块、延时配置模块和延时模块；其中，自动校准模块用于根据输入的自动校准使能信号，获取目标相差对应开启的延时单元的第一信息；根据第一信息，确定输入的第一相差对应的延时单元的第二信息；延时配置模块，用于根据第二信息，输出第一控制信号；延时模块，用于根据第一控制信号以及源时钟，开启延时模块中的延时单元，并输出同源异相时钟。本发明可以高效地生成相差精准的同源异相时钟。
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公开(公告)号：CN118786402A
公开(公告)日：2024-10-15
申请号：CN202280092882.1
申请日：2022-12-09
申请人： 罗姆股份有限公司
摘要： 一种监测电路包括第一和第二振荡器、第一和第二分频器、第一和第二计数器、判定部和识别部。所述第一和第二分频器分别对从所述第一和第二振荡器输出的第一和第二时钟信号进行分频。所述第一和第二计数器分别以从所述第一和第二分频器输出的第一和第二分频信号的第一和第二周期数对所述第二和第一时钟信号的时钟数量进行计数。所述判定部基于所述第一和第二计数器的计数结果来判定在所述第一和第二时钟信号中的任一个中是否已经发生异常。所述识别部在所述第一和第二时钟信号中的任一个中发生异常时识别所述第一和第二时钟信号中的哪一个处于异常状态。
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公开(公告)号：CN118733519A
公开(公告)日：2024-10-01
申请号：CN202410365398.2
申请日：2024-03-28
申请人： 意法半导体国际公司
IPC分类号： G06F15/78 , G06F1/04 , G06F1/3237
摘要： 本公开涉及降低功耗的电路以及对应方法。片上系统SOC电路包括多个外部设备，多个外部设备被配置为使用相应时钟信号被时钟控制，其中电路包括时钟控制器，时钟控制器被配置为经由相应的时钟分频因子产生所述相应时钟信号，时钟控制器包括存储有时钟分频因子的相应集合的多个存储位置，其中时钟控制器包括时钟分频因子选择电路装置，时钟分频因子选择电路装置被配置为从所述多个存储位置中存储的时钟分频因子的所述相应集合中选择时钟分频因子的操作集合，并且其中时钟控制器被配置为向多个外部设备施加相应时钟信号，相应时钟信号经由在所述多个存储位置中存储的时钟分频因子的所述相应集合中选择的时钟分频因子的操作集合中的时钟分频因子被产生。
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公开(公告)号：CN111382822B
公开(公告)日：2024-08-27
申请号：CN202010332295.8
申请日：2020-04-24
申请人： 北京华海隆科技有限公司
摘要： 本发明涉及一种芯片，包括时钟发生器模块，用于产生时钟信号；使能及模式选择模块用于提供OE信号为输入信号，如果OE信号为高电平，则逻辑输出处于高阻态；如果OE信号悬空或为低电平，则逻辑输出处于正常状态；在确定OE信号悬空或为低电平后，如果选择外部时钟模块工作模式，则RSET引脚外接一个上拉电阻到芯片的输入电压端；如果选择内部时钟模块工作模式，则RSET引脚外接一个下拉电阻到芯片的地端；逻辑发生器模块，用于根据内部时钟模块工作模式或外部时钟模块工作模式输出固定的时序逻辑；本发明提供的芯片通过外部引脚配置选择外部时钟输入或内部时钟发生源，结构简单，功耗低，提高产品稳定性降低硬件成本。
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公开(公告)号：CN118520837A
公开(公告)日：2024-08-20
申请号：CN202310188683.7
申请日：2023-02-17
申请人： 华为技术有限公司
IPC分类号： G06F30/394 , G06F30/396 , G06F1/04 , G06F1/12
摘要： 本申请涉及一种芯粒和电子设备，涉及电路领域。该芯粒包括：第一裸片、第二裸片、第一时钟网格和第二时钟网格。第一裸片中的第一时钟电路包括第一时钟生成电路和第一驱动缓冲电路；第二裸片中的第二时钟电路包括第二驱动缓冲电路。其中，第一驱动缓冲电路的输入端与第一时钟生成电路的第一输出端耦合，第一驱动缓冲电路的第一输出端与第一时钟网格的输入端耦合。第二驱动缓冲电路的输入端与第一时钟生成电路的第二输出端耦合，第二驱动缓冲电路的第一输出端与第二时钟网格的输入端耦合。第一裸片和第二裸片共用第一时钟生成电路的第一时钟信号，从而使第一时钟网格和第二时钟网格的时钟信号同步，解决时钟延时较大的问题。
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公开(公告)号：CN118244841B
公开(公告)日：2024-08-09
申请号：CN202410683490.3
申请日：2024-05-29
申请人： 苏州元脑智能科技有限公司
摘要： 本发明公开了一种服务器时钟架构及其配置方法、设备、产品及介质，涉及服务器领域，为解决服务器时钟架构的时钟传输链路不能满足共同时钟架构的时钟约束的问题，该服务器时钟架构包括设于服务器主板上的主控组件、芯片组、晶振电路以及第一级时钟缓冲器，还包括设于外接卡上的第二级时钟缓冲器，主控组件，用于时钟传输链路的当前传输延迟时间不满足服务器时钟架构对应的时钟约束时，调整第一级时钟缓冲器的工作模式和/或第二级时钟缓冲器的工作模式，以使时钟传输链路的当前传输延迟时间满足时钟约束。本发明能够使得服务器时钟架构的时钟传输链路满足时钟约束，同时能够兼具适配外设槽位的外设兼容性。
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公开(公告)号：CN118444749A
公开(公告)日：2024-08-06
申请号：CN202410617742.2
申请日：2024-05-17
申请人： 飞腾信息技术有限公司
摘要： 本公开提供了一种时钟监测装置、时钟监测方法、处理器架构和计算设备。本公开实施例的时钟监测装置包括：分频模块、第一计数模块、第二计数模块和异常监测模块，分频模块用于对被输入的待测时钟信号进行分频以输出分频时钟信号，第一计数模块用于在预设时长内对被输入的参考时钟信号进行脉冲计数以输出第一计数值，第二计数模块用于在预设时长内对分频时钟信号进行脉冲计数以输出第二计数值，异常监测模块用于依据第一计数值和第二计数值之间的关系是否满足预设条件输出监测结果，监测结果用以指示待测时钟信号是否异常。本公开能够实现多种时钟异常情况的监测同时提升时钟监测的精度。
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公开(公告)号：CN118282375A
公开(公告)日：2024-07-02
申请号：CN202410371445.4
申请日：2024-03-29
申请人： 玖矽科技(无锡)有限公司
摘要： 本发明公开了一种基于通用管脚选择芯片工作模式的方法，涉及IC设计技术领域，解决了IC管脚成本较高的技术问题，其技术方案要点是使用两个非悬空的通用管脚分别作为CLK输入脚P2和DATA输入脚P1，上电时，在上电复位电路产生的复位信号POR的下降沿和延时电路产生的延时信号DLY的上升沿之间的时间窗口内，数据接收电路接收编码数据组，在比较电路中对接收到的编码数据组与固定数据组进行比较，如果两者相同则选择线SEL输出高电平否则SEL输出低电平。可用选择线SEL选择芯片的测试模式或工作模式，即完成了通用管脚选择芯片的测试模式或工作模式的目的。延时信号DLY的上升沿之后，通用管脚可为其他功能使用，无需额外硬件开销，减小了IC面积而降低了IC成本。
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公开(公告)号：CN118244841A
公开(公告)日：2024-06-25
申请号：CN202410683490.3
申请日：2024-05-29
申请人： 苏州元脑智能科技有限公司
摘要： 本发明公开了一种服务器时钟架构及其配置方法、设备、产品及介质，涉及服务器领域，为解决服务器时钟架构的时钟传输链路不能满足共同时钟架构的时钟约束的问题，该服务器时钟架构包括设于服务器主板上的主控组件、芯片组、晶振电路以及第一级时钟缓冲器，还包括设于外接卡上的第二级时钟缓冲器，主控组件，用于时钟传输链路的当前传输延迟时间不满足服务器时钟架构对应的时钟约束时，调整第一级时钟缓冲器的工作模式和/或第二级时钟缓冲器的工作模式，以使时钟传输链路的当前传输延迟时间满足时钟约束。本发明能够使得服务器时钟架构的时钟传输链路满足时钟约束，同时能够兼具适配外设槽位的外设兼容性。
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