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公开(公告)号：CN115542139A
公开(公告)日：2022-12-30
申请号：CN202211257072.5
申请日：2016-10-07
Applicant: 门塔公司
IPC: G01R31/3185 , H03K19/17736 , H03K19/17764
Abstract: 用于FPGA中的查找表(LUT)和可编程路由开关的配置值是通过布置在移位寄存器中的许多触发电路来提供。该移位寄存器可以在工厂测试模式中接收测试值和在操作模式中接收操作配置值(实现客户要求的FPGA的无论什么功能性)。在移位寄存器的一端提供比特流，并且一直计时直到最后一个触发电路接收到其值。还可以在移位寄存器的另一端对值进行计时以与初始的比特流进行比较以便识别所存储的值例如因为辐射暴露的讹误。提出时钟门架构以用于将数据加载到特定所选择的移位寄存器中或者从特定所选择的移位寄存器中读取数据。
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公开(公告)号：CN108736881B
公开(公告)日：2020-04-17
申请号：CN201810326636.3
申请日：2018-04-12
Applicant: 发那科株式会社
IPC: H03K19/17764
Abstract: 本发明提供一种电路结构最优化装置以及机器学习装置。该电路结构最优化装置具备学习FPGA器件的电路结构的机器学习装置，该机器学习装置将FPGA器件的电路结构数据以及表示FPGA器件的错误产生状态的FPGA错误产生状态数据作为表示环境的当前状态的状态变量进行观测，另外，取得表示FPGA器件工作状态的适当与否判定结果的判定数据。于是，使用这些状态变量和判定数据，将FPGA器件的电路结构与FPGA错误产生状态数据关联起来进行学习。
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公开(公告)号：CN111670430B
公开(公告)日：2024-05-10
申请号：CN201880088311.4
申请日：2018-12-18
Applicant: 芯力能简易股份公司
IPC: G06F9/46 , H03K19/17764 , H03K19/0175
Abstract: 本发明适用于其中数字控制由FPCU组件处理的电机系统的环境。这适用于以下应用领域，例如但不限于汽车领域。本发明使得能够针对在FLU eFPGA矩阵中映射的应用程序任务进行快速和安全的时间切片上下文切换，这类似于微处理器中的任务上下文切换，其目的是使FLU的所有计算资源随着时间的使用最大化。
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公开(公告)号：CN117439597A
公开(公告)日：2024-01-23
申请号：CN202311336225.X
申请日：2023-10-16
Applicant: 宁波大学
IPC: H03K19/17764 , H03K19/177 , H03K19/20 , G11C13/00
Abstract: 本发明公开了一种基于忆阻器的同或逻辑计算单元电路及阵列电路，其中基于忆阻器的同或逻辑计算单元电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一忆阻器和第二忆阻器，基于忆阻器的同或逻辑计算阵列电路采用基于忆阻器的同或逻辑计算单元电路搭建，基于忆阻器的同或逻辑计算单元电路在计算过程中，不需要对电路进行预充电，同时整个计算电路连接架构将高阻态忆阻器支路所产生的高电压作用于忆阻器的底电极，不仅不会使忆阻器产生阻态漂移，反而可以使原本处于高阻态的忆阻器持续位置在高阻状态；优点是运行过程简单，运行速度快，且鲁棒性高。
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公开(公告)号：CN108183706B
公开(公告)日：2021-09-07
申请号：CN201810083064.0
申请日：2018-01-29
Applicant: 中国人民解放军国防科技大学
IPC: H03K19/1776 , H03K19/17764
Abstract: 本发明提出了一种抗单粒子翻转的寄存器文件存储阵列写单元,属于寄存器文件存储阵列写单元的抗辐照设计领域。抗单粒子翻转的寄存器文件存储阵列写单元由6选1多路选择单元、双稳态单元、12管双端写加固单元、双端写加固使能产生单元、第五反相器及第六反相器组成。本发明的抗单粒子翻转的寄存器文件存储阵列写单元使用了电路级加固技术，增加了双端写加固使能产生单元和12管双端写加固单元，实现了抗单粒子翻转的多端口寄存器文件的写存储单元，使用耦合的方式防止SEU，同时在版图设计将存储相同值的节点进行交叉布局，防止发生电荷共享。
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Patent Agency Ranking
公开(公告)号：CN114553215A
公开(公告)日：2022-05-27
申请号：CN202210218457.4
申请日：2016-10-07
Applicant: 门塔公司
IPC: H03K19/17728 , H03K19/17736 , H03K19/17764 , H03K3/037 , G11C19/28 , G01R31/28
Abstract: 用于FPGA中的查找表(LUT)和可编程路由开关的配置值是通过布置在移位寄存器中的许多触发电路来提供。该移位寄存器可以在工厂测试模式中接收测试值和在操作模式中接收操作配置值(实现客户要求的FPGA的无论什么功能性)。在移位寄存器的一端提供比特流，并且一直计时直到最后一个触发电路接收到其值。还可以在移位寄存器的另一端对值进行计时以与初始的比特流进行比较以便识别所存储的值例如因为辐射暴露的讹误。提出时钟门架构以用于将数据加载到特定所选择的移位寄存器中或者从特定所选择的移位寄存器中读取数据。
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公开(公告)号：CN114285406A
公开(公告)日：2022-04-05
申请号：CN202111582300.1
申请日：2021-12-22
Applicant: 无锡中微亿芯有限公司
IPC: H03K19/1778 , H03K19/17764
Abstract: 本发明公开了一种flash型FPGA的本征态电流控制电路，涉及flash型FPGA领域，该本征态电流控制电路包括导通开关管和利用p_flash开关单元的本征弱导通状态设计的开关管控制逻辑，导通开关管连接在flash型FPGA的内核地与芯片地之间，在flash型FPGA的第一次上电过程中，开关管控制逻辑在p_flash开关单元的内部残留电荷作用下、输出无效电平使导通开关管关断，使得内核地处于浮空状态，阻止内核电源到内核地产生大电流。
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公开(公告)号：CN113938127A
公开(公告)日：2022-01-14
申请号：CN202111016248.3
申请日：2021-08-31
Applicant: 国网思极紫光(青岛)微电子科技有限公司 , 北京智芯微电子科技有限公司 , 国网山东省电力公司信息通信公司 , 国家电网有限公司 , 国网信息通信产业集团有限公司
IPC: H03K19/17792 , H03K19/17764 , G01R31/3185 , G01R31/317
Abstract: 本发明提供一种可编程逻辑器件的互连线自校准电路、一种可编程逻辑器件的互连线自校准方法及一种可编程逻辑器件，属于可编程逻辑器件电路领域。互连线自校准电路包括：误码校验模块，用于检测可编程逻辑器件的内部逻辑电路与外部资源的数据交互过程中是否发生误码并生成对应的检测结果；校准模块，用于根据检测结果调整连接内部逻辑电路的互连线的驱动电压。本发明提供的自校准电路能根据误码校验模块的校验结果来调整连接内部逻辑电路的互连线的驱动电压，以调节互连线的速度，实现依据应用场景和应用需求调节互连线的速度，在高速应用模式下提高互连线速度，确保传输可靠性，在低速应用模式下降低互连线速度，节省器件功耗，延长器件寿命。
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公开(公告)号：CN111670430A
公开(公告)日：2020-09-15
申请号：CN201880088311.4
申请日：2018-12-18
Applicant: 芯力能简易股份公司
IPC: G06F9/46 , H03K19/17764 , H03K19/0175
Abstract: 本发明适用于其中数字控制由FPCU组件处理的电机系统的环境。这适用于以下应用领域，例如但不限于汽车领域。本发明使得能够针对在FLU eFPGA矩阵中映射的应用程序任务进行快速和安全的时间切片上下文切换，这类似于微处理器中的任务上下文切换，其目的是使FLU的所有计算资源随着时间的使用最大化。
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公开(公告)号：CN109075793B
公开(公告)日：2023-02-03
申请号：CN201780011375.X
申请日：2017-02-15
Applicant: 赛灵思公司
IPC: H03K19/17784 , H03K19/173 , H03K19/1776 , H03K19/17764
Abstract: 一种互连元件(122)，包括：选择电路(124)，用于接收输入信号并具有选择输出；半锁存电路(326)，具有被耦接到所述选择输出的输入，其中半锁存电路(326)包括上拉器件(310)；以及被耦接到上拉器件(310)的公共偏置电路(320)，其中公共偏置电路(320)被配置为向上拉器件(310)提供可调整偏置电压。
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