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Patent Agency Ranking
公开(公告)号：CN115552578A
公开(公告)日：2022-12-30
申请号：CN202180031446.9
申请日：2021-04-30
Applicant: 高通股份有限公司
Abstract: 要被包含到计算设备中的集成电路(IC)封装可以包括金属化结构，金属化结构具有在其上的电路和/或其他元件，诸如电容器或电感器。用于输入/输出(I/O)(或其他)目的的垫也可以存在于金属化结构上的不同位置。本公开的示例性方面允许模具材料以易于定制的配置被放置在电路和/或其他元件上方，以便允许将I/O垫放置在金属化结构上的任何期望位置。具体地，在将模具材料施加到金属化结构之前，可以将诸如胶带的掩模材料施加到金属化结构的多个部分，该多个部分包含I/O垫或以其他方式有理由在其上没有模具材料。模具材料被施加，并且掩模材料被去除，从而将不需要的模具材料与掩模材料一起取出。
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公开(公告)号：CN111788553B
公开(公告)日：2024-08-23
申请号：CN201980016313.7
申请日：2019-02-11
Applicant: 高通股份有限公司
IPC: G06F9/30
Abstract: 公开了用于在计算机系统中对具有各种位宽度的数据进行位打包的方法和装置。方法和装置利用固定的位打包或解包网络，固定的位打包或解包网络被配置为在计算机系统中将若干不同位宽度的数据位从第一数目的位位置打包或解包到第二数目的位位置。网络被具体地配置为通过将存储在第一数目的位位置的相应的位位置中的相同的位槽位置中的位路由到第二数目的位位置中的相同是我位位置的位槽中，来打包位，以在第二数目的位位置的相应的位位置中形成位束。固定的打包网络的使用为应用提供最佳的位宽度的匹配，从而最大程度地降低成本、面积和功率，并且减少或最小化延迟。
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公开(公告)号：CN111788553A
公开(公告)日：2020-10-16
申请号：CN201980016313.7
申请日：2019-02-11
Applicant: 高通股份有限公司
IPC: G06F9/30
Abstract: 公开了用于在计算机系统中对具有各种位宽度的数据进行位打包的方法和装置。方法和装置利用固定的位打包或解包网络，固定的位打包或解包网络被配置为在计算机系统中将若干不同位宽度的数据位从第一数目的位位置打包或解包到第二数目的位位置。网络被具体地配置为通过将存储在第一数目的位位置的相应的位位置中的相同的位槽位置中的位路由到第二数目的位位置中的相同是我位位置的位槽中，来打包位，以在第二数目的位位置的相应的位位置中形成位束。固定的打包网络的使用为应用提供最佳的位宽度的匹配，从而最大程度地降低成本、面积和功率，并且减少或最小化延迟。
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公开(公告)号：CN119110991A
公开(公告)日：2024-12-10
申请号：CN202380036123.8
申请日：2023-04-24
Applicant: 高通股份有限公司
IPC: H01L25/065 , H01L25/16 , H01L23/552 , H01L21/60 , H10B80/00
Abstract: 一种封装件包括：基板(102)，该基板包括第一表面和第二表面；第一集成器件(103)，该第一集成器件耦合到该基板的该第一表面；互连管芯(110)，该互连管芯耦合到该基板的该第一表面；第一封装层(104)，该第一封装层耦合到该基板的该第一表面，其中该第一封装层封装该第一集成器件和该互连管芯；和第二集成器件(105)，该第二集成器件耦合到该基板的该第二表面。
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公开(公告)号：CN115244688A
公开(公告)日：2022-10-25
申请号：CN202180019197.1
申请日：2021-02-24
Applicant: 高通股份有限公司
IPC: H01L25/065 , H01L23/538 , H01L23/367 , H01L23/433 , H01L23/00 , H01L23/31 , H01L25/00 , H01L21/56 , H01L21/683 , H01L25/03
Abstract: 一种封装，包括：具有第一表面和第二表面的衬底；被耦合到衬底的第一表面的无源器件；位于衬底的第一表面之上的第一包封层，其中第一包封层对无源器件进行包封；被耦合到衬底的第二表面的集成器件；位于衬底的第二表面之上的第二包封层，其中第二包封层对集成器件进行包封；被耦合到衬底的多个贯通包封层互连；被耦合到多个贯通包封层互连的多个包封层互连；以及位于第二包封层中的至少一个伪互连，其中至少一个伪互连垂直位于集成器件的背侧之上。
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