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公开(公告)号：CN102017418B
公开(公告)日：2018-06-12
申请号：CN200980115288.4
申请日：2009-04-29
Applicant: 高通股份有限公司
Inventor： 孙博 , 加里·约翰·巴兰坦 , 居坎瓦尔·辛格·萨霍塔
CPC classification number: H03L7/00 , H03L7/0802 , H03L2207/50
Abstract: 一种设备包含可编程频率装置，所述可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中所述可编程频率装置进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的相同时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，所述锁相环(PLL)使用所述选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持所述参考时钟的大体上相同的时间关系，在改变所述参考时钟的同时未显著地干扰所述锁相环(PLL)的连续且有效的操作。此可用以控制所述设备的功率消耗。
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公开(公告)号：CN102804610B
公开(公告)日：2015-11-25
申请号：CN201080027173.2
申请日：2010-06-21
Applicant: 高通股份有限公司
Inventor： 培·何·西伊 , 加里·约翰·巴兰坦 , 居尔坎瓦尔·辛格·萨霍塔 , 阿里斯托泰莱·哈齐克里斯托斯 , 阿尔贝托·奇卡利尼
IPC: H04B1/04
CPC classification number: H04B1/0458 , H03H7/40
Abstract: 所揭示的示范性实施例是针对可用以测量功率及/或阻抗的功率及阻抗测量电路。一种测量电路可包括传感器及计算单元。所述传感器可感测(i)跨越耦合到负载的串联电路的第一电压信号以获得第一所感测信号；及(ii)所述串联电路的指定端处的第二电压信号以获得第二所感测信号。所述传感器可(i)将第一所感测信号的第一版本与第二所感测信号的第一版本混频以获得第一传感器输出；及(ii)将第一所感测信号的第二版本与第二所感测信号的第二版本混频以获得第二传感器输出。所述计算单元可基于所述传感器输出来确定所述串联电路的指定端处的所述阻抗及/或所递送功率。
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公开(公告)号：CN102414980B
公开(公告)日：2015-04-22
申请号：CN201080018601.5
申请日：2010-04-29
Applicant: 高通股份有限公司
Inventor： 耿吉峰 , 加里·约翰·巴兰坦 , 丹尼尔·F·菲利波维奇
IPC: H03C3/09
CPC classification number: H03L7/089 , H03C3/0916 , H03C3/0941 , H03C3/095 , H03C3/0966 , H03L7/085
Abstract: 本发明描述一种支持两点调制的数字锁相环(DPLL)。在一个设计中，所述DPLL包括相位-数字转换器以及在环路中操作的环路滤波器、用于低通调制路径的第一处理单元，以及用于高通调制路径的第二处理单元。所述第一处理单元接收输入调制信号，并向所述环路内部在所述相位-数字转换器后面且在所述环路滤波器前面的第一点提供第一调制信号。所述第二处理单元接收所述输入调制信号，并向所述环路内部在所述环路滤波器后面的第二点提供第二调制信号。所述第一处理单元可包括累加所述输入调制信号以将频率转换为相位的累加器。所述第二处理单元可包括以可变增益缩放所述输入调制信号的缩放单元。
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公开(公告)号：CN102449911B
公开(公告)日：2015-04-08
申请号：CN201080024097.X
申请日：2010-06-04
Applicant: 高通股份有限公司
Inventor： 加里·约翰·巴兰坦 , 耿吉峰 , 丹尼尔·F·菲利波维奇
CPC classification number: H03L7/08 , H03C3/0941 , H03C3/095 , H03C3/0966 , H03L2207/50
Abstract: 一种数字锁相环路DPLL包含时间-数字转换器TDC，所述TDC接收数控振荡器(DCO)输出信号和参考时钟且输出第一数字值流。所述TDC以高速率计时。下取样电路将所述第一流转换成第二流。所述第二流被供应到所述DPLL的相位检测求和器，使得所述DPLL的控制部分可以较低速率进行切换以减少功率消耗。所述DPLL因此被称为多速率DPLL。由所述控制部分输出的第三数字调谐字流被上取样，然后被供应到所述DCO，使得可以较高速率对所述DCO计时。在接收器应用中，不执行上取样，且以所述较低速率对所述DCO计时。
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公开(公告)号：CN102687407B
公开(公告)日：2014-09-10
申请号：CN201080059957.3
申请日：2010-12-28
Applicant: 高通股份有限公司
Inventor： 加里·约翰·巴兰坦
IPC: H04B1/52
CPC classification number: H04B1/525 , H04B1/0475 , H04J11/0023
Abstract: 本发明描述一种发射器电路。所述发射器电路包括第一本机振荡器，所述第一本机振荡器产生等于双工频率的第一频率。所述发射器电路还包括第二本机振荡器，所述第二本机振荡器产生等于接收频率的第二频率。所述发射器电路进一步包括第一混频器，所述第一混频器组合所述第一频率与第一输入信号。所述发射器电路还包括第一反馈回路。所述第一反馈回路包括：第二混频器，所述第二混频器组合所述第二频率与发射信号；以及第一滤波器；以及第一加法器，所述第一加法器组合所述第一混频器的输出与所述第一滤波器的输出。所述发射器电路还包括第三本机振荡器，所述第三本机振荡器产生等于所述接收频率的第三频率。所述发射器电路进一步包括第三混频器，所述第三混频器组合所述第三频率与所述第一加法器的输出。
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Patent Agency Ranking
公开(公告)号：CN102057576A
公开(公告)日：2011-05-11
申请号：CN200980121276.2
申请日：2009-06-08
Applicant: 高通股份有限公司
Inventor： 加里·约翰·巴兰坦
CPC classification number: H03L7/099 , H03L2207/50 , H04B1/69
Abstract: 颤动PLL的数控振荡器(DCO)以使得DCO_OUT信号具有按颤动间隔而改变的频率。在一个实例中，所述DCO接收未颤动的传入数字调谐字流，且接收颤动参考时钟信号REFD，并输出所述DCO_OUT信号，使得其频率改变按颤动间隔而发生。在蜂窝式电话发射器的本机振荡器中使用所述PLL的情况下，所述DCO的新颖颤动将数字图像噪声在频率上展开，使得在与主要本机振荡器频率的特定频率偏移处存在较少数字图像噪声。将数字图像噪声在频率上展开允许在不必增加PLL参考时钟的频率的情况下满足噪声规范。通过避免增加所述参考时钟的所述频率以满足所述噪声规范，避免功率消耗增加。
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公开(公告)号：CN101292425A
公开(公告)日：2008-10-22
申请号：CN200680038681.4
申请日：2006-08-23
Applicant: 高通股份有限公司
Inventor： 加里·约翰·巴兰坦 , 古尔坎瓦尔·辛格·萨霍塔
Abstract: 本发明的实施例涉及一种锁相环(PLL)电路。所述PLL包括以所期望频率输出信号的电压控制振荡器。相位检测器耦合到来自所述电压控制振荡器的输出。所述相位检测器将来自电压控制振荡器(VCO)的信号输出的相位与参考信号的相位进行比较。环路滤波器耦合到所述VCO及所述相位检测器。所述环路滤波器具有用于将所述VCO信号的相位锁定到所述参考信号的相位的锁定操作模式。所述环路滤波器可随后被置于调节所述VCO信号的相位以跟踪所述参考信号的相位的跟踪操作模式。
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公开(公告)号：CN106160741B
公开(公告)日：2019-08-13
申请号：CN201610584614.8
申请日：2009-04-29
Applicant: 高通股份有限公司
Inventor： 孙博 , 加里·约翰·巴兰坦 , 居坎瓦尔·辛格·萨霍塔
IPC: H03L7/183
CPC classification number: H03L7/00 , H03L7/0802 , H03L2207/50
Abstract: 本发明涉及控制数字锁相环(DPLL)中的功率消耗的系统和方法。一种设备包含可编程频率装置，所述可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中所述可编程频率装置进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的相同时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，所述锁相环(PLL)使用所述选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持所述参考时钟的大体上相同的时间关系，在改变所述参考时钟的同时未显著地干扰所述锁相环(PLL)的连续且有效的操作。此可用以控制所述设备的功率消耗。
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公开(公告)号：CN106160741A
公开(公告)日：2016-11-23
申请号：CN201610584614.8
申请日：2009-04-29
Applicant: 高通股份有限公司
Inventor： 孙博 , 加里·约翰·巴兰坦 , 居坎瓦尔·辛格·萨霍塔
IPC: H03L7/183
CPC classification number: H03L7/00 , H03L7/0802 , H03L2207/50 , H03L7/183
Abstract: 本发明涉及控制数字锁相环(DPLL)中的功率消耗的系统和方法。一种设备包含可编程频率装置，所述可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中所述可编程频率装置进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的相同时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，所述锁相环(PLL)使用所述选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持所述参考时钟的大体上相同的时间关系，在改变所述参考时钟的同时未显著地干扰所述锁相环(PLL)的连续且有效的操作。此可用以控制所述设备的功率消耗。
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公开(公告)号：CN105207640A
公开(公告)日：2015-12-30
申请号：CN201510594154.2
申请日：2010-06-21
Applicant: 高通股份有限公司
Inventor： 培·何·西伊 , 加里·约翰·巴兰坦 , 居尔坎瓦尔·辛格·萨霍塔 , 阿里斯托泰莱·哈齐克里斯托斯 , 阿尔贝托·奇卡利尼
CPC classification number: H04B1/0458 , H03H7/40
Abstract: 本申请涉及用于无线通信装置的功率及阻抗测量电路。所揭示的示范性实施例是针对可用以测量功率及/或阻抗的功率及阻抗测量电路。一种测量电路可包括传感器及计算单元。所述传感器可感测(i)跨越耦合到负载的串联电路的第一电压信号以获得第一所感测信号；及(ii)所述串联电路的指定端处的第二电压信号以获得第二所感测信号。所述传感器可(i)将第一所感测信号的第一版本与第二所感测信号的第一版本混频以获得第一传感器输出；及(ii)将第一所感测信号的第二版本与第二所感测信号的第二版本混频以获得第二传感器输出。所述计算单元可基于所述传感器输出来确定所述串联电路的指定端处的所述阻抗及/或所递送功率。
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