公开(公告)号：CN102122959B

公开(公告)日：2013-12-04

申请号：CN201110076252.9

申请日：2011-03-29

Applicant: 西安交通大学

Inventor： 孙宏滨 ,  徐敏超 ,  郑南宁 ,  刘传银

IPC: H03M7/40

Abstract: 一种提高计算机主存可靠性的数据压缩装置及其方法，通过压缩数据装置、压缩仲裁器、扩展旁路转换缓冲TLB、生成可变ECC码装置、内存数据错误校验装置以及解压仲裁器相互连接，且其解压缩方法运用压缩数据装置和解压缩数据装置对计算机主存系统数据进行解压缩，将获得的空间用于存储错误校验码冗余位，从而降低纠错校验技术的硬件耗费。增加的存储空间可支持纠错能力更强的错误校验码，并可根据存储空间的大小调整数据保护单元的粒度以存储更多的错误校验码。通过数据压缩，提高了主存系统数据的错误容忍力，从而显著提高计算机主存系统的可靠性。

公开(公告)号：CN102063340B

公开(公告)日：2012-11-28

申请号：CN201110021431.2

申请日：2011-01-19

Applicant: 西安交通大学

Inventor： 孙宏滨 ,  刘传银 ,  闵泰 ,  张彤 ,  郑南宁

IPC: G06F11/00

Abstract: 本发明提供了一种提高磁电阻随机存储器高速缓存抗错能力的方法，可有效纠正或容忍随机存写错误，实现较低的存写电压或较快的存写速度。其存写操作采用递归式“写-读-校验”技术代替传统存写操作，以纠正由于改进存写容限或存写速度导致的随机存写错误。所述“写-读-校验”技术指在将数据写入MRAM高速缓存后立即读出，并与写入数据对比；若出错，则重复“写-读-校验”操作直至所有数据位编程正确。在基于“写-读-校验”操作下，采用在MRAM高速缓存中增加错误校验码或错误记录缓存逻辑，增加MRAM高速缓存的容错能力，减少由“写-读-校验”操作带来的处理器性能下降。

公开(公告)号：CN102129873B

公开(公告)日：2012-07-04

申请号：CN201110077210.7

申请日：2011-03-29

Applicant: 西安交通大学

Inventor： 孙宏滨 ,  徐敏超 ,  郑南宁 ,  刘传银

IPC: G06F12/02 ,  G11B20/10 ,  G11C29/42

Abstract: 一种提高计算机末级高速缓存可靠性的压缩数据装置及其方法，通过数据压缩装置、压缩仲裁器、扩展标记、生成可变ECC码装置、缓存数据错误校验装置以及解压仲裁器相互连接，且其解压缩方法运用数据压缩装置和数据解压缩装置对一级缓存与末级高速缓存存储的数据进行解压缩，将获得的空间用于存储错误校验码，从而降低纠错校验技术的硬件耗费。增加末级高速缓存的存储空间可支持纠错能力更强的错误校验码，并可根据该存储空间的大小调整数据保护单元的粒度以存储更多的错误校验码，另外通过数据压缩提高错误校验能力，可显著提高计算机末级高速缓存的可靠性。

公开(公告)号：CN101567078A

公开(公告)日：2009-10-28

申请号：CN200910021723.9

申请日：2009-03-27

Applicant: 西安交通大学

Inventor： 梅魁志 ,  张斌 ,  郭青 ,  赵晨 ,  刘传银 ,  李宇海 ,  雷浩

IPC: G06T1/00

Abstract: 本发明涉及集成电路中视觉信息处理芯片的结构设计领域，公开了一种双总线的视觉处理芯片架构。它包括：第一总线、第二总线、连接在第一总线上的视觉计算和决策模块、连接在第一总线上的第一存储器、连接在第二总线上的特征组合和模式生成模块、连接在第二总线上的图像特征提取模块、连接在第二总线上的第二存储器、以及连接第一总线和第二总线的桥接电路。

公开(公告)号：CN102122959A

公开(公告)日：2011-07-13

申请号：CN201110076252.9

申请日：2011-03-29

Applicant: 西安交通大学

Inventor： 孙宏滨 ,  徐敏超 ,  郑南宁 ,  刘传银

IPC: H03M7/40

Abstract: 一种提高计算机主存可靠性的数据压缩装置及其方法，通过压缩数据装置、压缩仲裁器、扩展旁路转换缓冲TLB、生成可变ECC码装置、内存数据错误校验装置以及解压仲裁器相互连接，且其解压缩方法运用压缩数据装置和解压缩数据装置对计算机主存系统数据进行解压缩，将获得的空间用于存储错误校验码冗余位，从而降低纠错校验技术的硬件耗费。增加的存储空间可支持纠错能力更强的错误校验码，并可根据存储空间的大小调整数据保护单元的粒度以存储更多的错误校验码。通过数据压缩，提高了主存系统数据的错误容忍力，从而显著提高计算机主存系统的可靠性。

公开(公告)号：CN102129873A

公开(公告)日：2011-07-20

申请号：CN201110077210.7

申请日：2011-03-29

Applicant: 西安交通大学

Inventor： 孙宏滨 ,  徐敏超 ,  郑南宁 ,  刘传银

IPC: G11B20/10 ,  G11C29/42

Abstract: 一种提高计算机末级高速缓存可靠性的压缩数据装置及其方法，通过数据压缩装置、压缩仲裁器、扩展标记、生成可变ECC码装置、缓存数据错误校验装置以及解压仲裁器相互连接，且其解压缩方法运用数据压缩装置和数据解压缩装置对一级缓存与末级高速缓存存储的数据进行解压缩，将获得的空间用于存储错误校验码，从而降低纠错校验技术的硬件耗费。增加末级高速缓存的存储空间可支持纠错能力更强的错误校验码，并可根据该存储空间的大小调整数据保护单元的粒度以存储更多的错误校验码，另外通过数据压缩提高错误校验能力，可显著提高计算机末级高速缓存的可靠性。

公开(公告)号：CN101567078B

公开(公告)日：2011-06-22

申请号：CN200910021723.9

申请日：2009-03-27

Applicant: 西安交通大学

Inventor： 梅魁志 ,  张斌 ,  郭青 ,  赵晨 ,  刘传银 ,  李宇海 ,  雷浩

IPC: G06T1/00

Abstract: 本发明涉及集成电路中视觉信息处理芯片的结构设计领域，公开了一种双总线的视觉处理芯片架构。它包括：第一总线、第二总线、连接在第一总线上的视觉计算和决策模块、连接在第一总线上的第一存储器、连接在第二总线上的特征组合和模式生成模块、连接在第二总线上的图像特征提取模块、连接在第二总线上的第二存储器、以及连接第一总线和第二总线的桥接电路。

公开(公告)号：CN102063340A

公开(公告)日：2011-05-18

申请号：CN201110021431.2

申请日：2011-01-19

Applicant: 西安交通大学

Inventor： 孙宏滨 ,  刘传银 ,  闵泰 ,  张彤 ,  郑南宁

IPC: G06F11/00

Abstract: 本发明提供了一种提高磁电阻随机存储器高速缓存抗错能力的方法，可有效纠正或容忍随机存写错误，实现较低的存写电压或较快的存写速度。其存写操作采用递归式“写-读-校验”技术代替传统存写操作，以纠正由于改进存写容限或存写速度导致的随机存写错误。所述“写-读-校验”技术指在将数据写入MRAM高速缓存后立即读出，并与写入数据对比；若出错，则重复“写-读-校验”操作直至所有数据位编程正确。在基于“写-读-校验”操作下，采用在MRAM高速缓存中增加错误校验码或错误记录缓存逻辑，增加MRAM高速缓存的容错能力，减少由“写-读-校验”操作带来的处理器性能下降。