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公开(公告)号：CN114050838A
公开(公告)日：2022-02-15
申请号：CN202111278151.X
申请日：2021-10-30
IPC分类号： H04B1/04
摘要： 本发明公开的一种100Gbps带宽RapidIO信号源，输出数字信号带宽高，输出数字信号格式灵活，速率多档可调。本发明通过下述技术方案实现：部署在服务器的数据文件生成及控制软件根据航空电子综合射频系统的通用信号与信息处理子系统的输入数字信号特性，生成100Gbps带宽RapidIO信号源的发送数据文件，通过以太网发送到数据交换模块。数据交换模块通过GTX将数据文件分发到信号处理模块组。信号处理模块将从GTX接口接收到的数据文件写入DDR4，在收到数据文件生成及控制软件的同步发送命令后，将数据通过RapidIO接口作为信号源输出信号发送到航空电子综合射频等系统中通用信号与信息处理系统。
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公开(公告)号：CN112711560A
公开(公告)日：2021-04-27
申请号：CN202110183657.6
申请日：2021-02-10
摘要： 本发明公开的一种ZYNQ芯片单点连接RapidIO总线的重构方法，旨在提供一种人力成本低，联试效率高，低软件耦合性的FPGA与DSP程序单点连接RapidIO链路重构设计思路。发明通过下述技术方案予以实现：ZYNQ程序加载后启动监控程序，实时并行监控FPGA及DSP程序首次加载和动态加载的情况，在FPGA及DSP中任意一个程序加载后，FPGA及DSP进入设置外部复位流程，然后在转入复位释放流程时，FPGA程序先于DSP程序开始工作，DSP复位释放晚于FPGA复位释放，使FPGA和DSP程序加载后存在固定的RapidIO链路顺序关系，通过ZYNQ芯片控制实现单点连接RapidIO链路的重构。
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公开(公告)号：CN114050838B
公开(公告)日：2023-12-29
申请号：CN202111278151.X
申请日：2021-10-30
IPC分类号： H04B1/04
摘要： 处理系统。本发明公开的一种100Gbps带宽RapidIO信号源，输出数字信号带宽高，输出数字信号格式灵活，速率多档可调。本发明通过下述技术方案实现：部署在服务器的数据文件生成及控制软件根据航空电子综合射频系统的通用信号与信息处理子系统的输入数字信号特性，生成100Gbps带宽RapidIO信号源的发送数据文件，通过以太网发送到数据交换模块。数据交换模块通过GTX将数据文件分发到信号处理模块组。信号处理模块将从GTX接口接收到的数据文件写入DDR4，在收到数据文件生成及控制软件的发送指令后，将(56)对比文件千应庆等.一种基于RapidIO协议的光纤总线硬件架构设计与分析《.兵工学报》.2012,(第12期),
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公开(公告)号：CN112711560B
公开(公告)日：2023-05-26
申请号：CN202110183657.6
申请日：2021-02-10
摘要： 本发明公开的一种ZYNQ芯片单点连接RapidIO总线的重构方法，旨在提供一种人力成本低，联试效率高，低软件耦合性的FPGA与DSP程序单点连接RapidIO链路重构设计思路。发明通过下述技术方案予以实现：ZYNQ程序加载后启动监控程序，实时并行监控FPGA及DSP程序首次加载和动态加载的情况，在FPGA及DSP中任意一个程序加载后，FPGA及DSP进入设置外部复位流程，然后在转入复位释放流程时，FPGA程序先于DSP程序开始工作，DSP复位释放晚于FPGA复位释放，使FPGA和DSP程序加载后存在固定的RapidIO链路顺序关系，通过ZYNQ芯片控制实现单点连接RapidIO链路的重构。
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公开(公告)号：CN109669704B
公开(公告)日：2022-04-01
申请号：CN201811544776.4
申请日：2018-12-17
IPC分类号： G06F8/61
摘要： 本发明公开的一种远程传输加载多节点FPGA程序加载管理电路，旨在提供一种动态配置速度快、远程加载稳定可靠的FPGA加载电路。本发明通过下述技术方案实现：主控上位机通过以太网交换机连接多个可扩展处理平台ZYNQ的PS节点，ZYNQ的PS节点通过AXI4总线连接ZYNQ的PL节点，ZYNQ的PL节点通过专用配置接口电路连接到待被加载的FPGA节点构成远程加载电路；一个ZYNQ的PL节点管理多个待被加载的FPGA节点，以开源的应用容器引擎Docker镜像为基础，将FPGA镜像封装到Docker镜像中；加载程序读取引擎容器Docker中的FPGA镜像文件，将FPGA镜像传输数据到ZYNQPL节点上，ZYNQPL节点收到FPGA数据后，加载启动对应节点的FPGA。
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公开(公告)号：CN109669704A
公开(公告)日：2019-04-23
申请号：CN201811544776.4
申请日：2018-12-17
IPC分类号： G06F8/61
摘要： 本发明公开的一种远程传输加载多节点FPGA程序加载管理电路，旨在提供一种动态配置速度快、远程加载稳定可靠的FPGA加载电路。本发明通过下述技术方案实现：主控上位机通过以太网交换机连接多个可扩展处理平台ZYNQ的PS节点，ZYNQ的PS节点通过AXI4总线连接ZYNQ的PL节点，ZYNQ的PL节点通过专用配置接口电路连接到待被加载的FPGA节点构成远程加载电路；一个ZYNQ的PL节点管理多个待被加载的FPGA节点，以开源的应用容器引擎Docker镜像为基础，将FPGA镜像封装到Docker镜像中；加载程序读取引擎容器Docker中的FPGA镜像文件，将FPGA镜像传输数据到ZYNQPL节点上，ZYNQPL节点收到FPGA数据后，加载启动对应节点的FPGA。
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公开(公告)号：CN112199211B
公开(公告)日：2023-02-28
申请号：CN202011042983.7
申请日：2020-09-28
摘要： 本发明公开的一种基于RapidIO的CORBA中间件ORB间通信方法，涉及软件无线电领域，本发明通过下述技术方案予以实现：基于IIOP协议提供的TCP/IP协议栈，通过协议覆盖方式，增加以太网到RapidIO网络的适配层，实现以太网数据包运行于RapidIO网络之上，将以太网物理层替换成RapidIO层，在以太网链路层和RapidIO层之间增加一层适配层；通过TCP/IP协议栈和以太网链路层将IIOP数据层层封装，成为以太网帧，适配层将映射后的RapidIO源ID、目的ID填入RapidIO头，将RapidIO头添加到以太网帧最前面，组合成RapidIO数据格式，通过RapidIO层发送出去。
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公开(公告)号：CN112835829B
公开(公告)日：2022-10-28
申请号：CN202110183882.X
申请日：2021-02-10
IPC分类号： G06F13/28 , G06F12/0853
摘要： 本发明公开的一种多通道DMA传输测控信号的方法，旨在提供一种数据传输速率高，容错能力强，实时性处理效率高的DMA传输方法。发明通过下述技术方案予以实现：外部设备数据通过PL单元缓存处理后，使用AXI‑Bus写入PS外挂DDR。更新PL入队指针并通过中断通知PS单元。PS单元根据PS端出队指针与PL写入的入队指针之间的差值，从DDR中读取对应长度的数据。PS单元通过以太网获取的数据写入DDR后，更新PS入队指针。PL单元检测到PS入队指针发生变化，并根据PL端出队指针与PS写入的入队指针之间的差值，获取PS端本轮转发的数据长度，从DDR中读取对应长度的数据通过数据总线发送至外部设备。
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公开(公告)号：CN110048876A
公开(公告)日：2019-07-23
申请号：CN201910150908.3
申请日：2019-02-28
IPC分类号： H04L12/24
摘要： 本发明公开的一种大规模信号与信息异构处理机深度解耦方法，旨在提供一种统一设计模式、良好架构的深度解耦方法，本发明通过下述技术方案实现：根据大规模信号与信息异构处理机的功能特性，划分为相对独立的功能子网，并在功能子网中划分若干类通用数据处理模块，每个功能子网通过一个接口模块在一级数字网络进行数据交换，通过一级数字网络完成任务控制指令、健康状态信息、情报数据的传输；驻留在应用层的各功能应用软件通过集中管理的方式建立和维护逻辑连接，功能软件通过高速通信中间件进行数据传输，实现功能软件与硬件功能之间的深度解耦，当某个通用数据处理模块发生故障时，通过网络管理软件快速完成复杂的重构过程。
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公开(公告)号：CN112835829A
公开(公告)日：2021-05-25
申请号：CN202110183882.X
申请日：2021-02-10
IPC分类号： G06F13/28 , G06F12/0853
摘要： 本发明公开的一种多通道DMA传输测控信号的方法，旨在提供一种数据传输速率高，容错能力强，实时性处理效率高的DMA传输方法。发明通过下述技术方案予以实现：外部设备数据通过PL单元缓存处理后，使用AXI‑Bus写入PS外挂DDR。更新PL入队指针并通过中断通知PS单元。PS单元根据PS端出队指针与PL写入的入队指针之间的差值，从DDR中读取对应长度的数据。PS单元通过以太网获取的数据写入DDR后，更新PS入队指针。PL单元检测到PS入队指针发生变化，并根据PL端出队指针与PS写入的入队指针之间的差值，获取PS端本轮转发的数据长度，从DDR中读取对应长度的数据通过数据总线发送至外部设备。
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