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公开(公告)号：CN112214445B
公开(公告)日：2023-03-21
申请号：CN202011042944.7
申请日：2020-09-28
IPC分类号： G06F15/173 , G06F15/177 , G06F13/40 , H04L12/40 , H04L49/25 , H04L49/111 , H04L49/351
摘要： 本发明公开的一种RapidIO交换网络数据速率可重配置硬件电路，旨在提供一种不增加硬件成本，能够提供模式和速率可重配置的RapidIO交换网络。本发明通过下述技术方案实现：用户接口单元将用户输入的速率配置信息数据组包发送至模块支持单元，并将配置相对应的时钟速率分别提供给核心处理单元、RapidIO网络交换单元，将模块支持单元配置的信息及速率配置信息适配在所连接的PE节点模块；核心处理单元将模块支持单元配置的工作时钟、模式配置信息及速率配置信息部署在RapidIO网络管理软件，控制RapidIO网络交换单元完成RapidIO网络路由配置及分配RapidIO网络ID号，建立各PE节点间的通信链路。
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公开(公告)号：CN112711560A
公开(公告)日：2021-04-27
申请号：CN202110183657.6
申请日：2021-02-10
摘要： 本发明公开的一种ZYNQ芯片单点连接RapidIO总线的重构方法，旨在提供一种人力成本低，联试效率高，低软件耦合性的FPGA与DSP程序单点连接RapidIO链路重构设计思路。发明通过下述技术方案予以实现：ZYNQ程序加载后启动监控程序，实时并行监控FPGA及DSP程序首次加载和动态加载的情况，在FPGA及DSP中任意一个程序加载后，FPGA及DSP进入设置外部复位流程，然后在转入复位释放流程时，FPGA程序先于DSP程序开始工作，DSP复位释放晚于FPGA复位释放，使FPGA和DSP程序加载后存在固定的RapidIO链路顺序关系，通过ZYNQ芯片控制实现单点连接RapidIO链路的重构。
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公开(公告)号：CN112214445A
公开(公告)日：2021-01-12
申请号：CN202011042944.7
申请日：2020-09-28
IPC分类号： G06F15/173 , G06F15/177 , G06F13/40 , H04L12/40 , H04L12/931 , H04L12/935 , H04L12/947
摘要： 本发明公开的一种RapidIO交换网络数据速率可重配置硬件电路，旨在提供一种不增加硬件成本，能够提供模式和速率可重配置的RapidIO交换网络。本发明通过下述技术方案实现：用户接口单元将用户输入的速率配置信息数据组包发送至模块支持单元，并将配置相对应的时钟速率分别提供给核心处理单元、RapidIO网络交换单元，将模块支持单元配置的信息及速率配置信息适配在所连接的PE节点模块；核心处理单元将模块支持单元配置的工作时钟、模式配置信息及速率配置信息部署在RapidIO网络管理软件，控制RapidIO网络交换单元完成RapidIO网络路由配置及分配RapidIO网络ID号，建立各PE节点间的通信链路。
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公开(公告)号：CN112711560B
公开(公告)日：2023-05-26
申请号：CN202110183657.6
申请日：2021-02-10
摘要： 本发明公开的一种ZYNQ芯片单点连接RapidIO总线的重构方法，旨在提供一种人力成本低，联试效率高，低软件耦合性的FPGA与DSP程序单点连接RapidIO链路重构设计思路。发明通过下述技术方案予以实现：ZYNQ程序加载后启动监控程序，实时并行监控FPGA及DSP程序首次加载和动态加载的情况，在FPGA及DSP中任意一个程序加载后，FPGA及DSP进入设置外部复位流程，然后在转入复位释放流程时，FPGA程序先于DSP程序开始工作，DSP复位释放晚于FPGA复位释放，使FPGA和DSP程序加载后存在固定的RapidIO链路顺序关系，通过ZYNQ芯片控制实现单点连接RapidIO链路的重构。
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