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公开(公告)号：CN108369434B
公开(公告)日：2021-03-09
申请号：CN201680070202.0
申请日：2016-09-15
申请人： 苹果公司
摘要： 本发明在一个实施方案中提供了一种集成电路诸如SOC(或甚至离散芯片系统)，所述集成电路包括处于各种位置的一个或多个本地时基。所述时基可基于高频本地时钟递增，所述高频本地时钟可在使用过程中经受变化。周期性地，基于经受较小变化的较低频率的时钟，所述本地时基能够使用硬件电路被同步到所述准确时间。具体地，用于下一次同步的正确时基值能够被传输至每个本地时基，并且用于本地时基的控制电路可被配置为如果本地时基在同步发生之前达到准确值，则使本地时基在准确值处达到饱和。类似地，如果所述同步发生并且所述本地时基尚未达到所述准确值，则所述控制电路能够被配置为加载所述正确时基值。
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公开(公告)号：CN106255937A
公开(公告)日：2016-12-21
申请号：CN201580022445.2
申请日：2015-04-01
申请人： 苹果公司
摘要： 在实施方案中，片上系统(SOC)包括当SOC的其余部分断电时仍然保持通电的部件。该部件可包括用于从各个设备传感器捕获数据并可过滤所捕获的传感器数据的传感器捕获单元。响应于该过滤，该部件可唤醒SOC的其余部分以允许进行处理。该部件可针对SOC的其他部件存储与SOC最近掉电时的状态相匹配的可编程配置数据，以便在唤醒之后对其他部件重新编程。在一些实施方案中，该部件可被配置为唤醒SOC内的存储器控制器以及到该存储器控制器的路径，以便将数据写入存储器。该SOC的其余部分可保持掉电。
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公开(公告)号：CN112817370A
公开(公告)日：2021-05-18
申请号：CN202110140329.8
申请日：2016-09-15
申请人： 苹果公司
摘要： 本申请涉及时基同步。更具体而言，本发明在一个实施方案中提供了一种集成电路诸如SOC(或甚至离散芯片系统)，所述集成电路包括处于各种位置的一个或多个本地时基。所述时基可基于高频本地时钟递增，所述高频本地时钟可在使用过程中经受变化。周期性地，基于经受较小变化的较低频率的时钟，所述本地时基能够使用硬件电路被同步到所述准确时间。具体地，用于下一次同步的正确时基值能够被传输至每个本地时基，并且用于本地时基的控制电路可被配置为如果本地时基在同步发生之前达到准确值，则使本地时基在准确值处达到饱和。类似地，如果所述同步发生并且所述本地时基尚未达到所述准确值，则所述控制电路能够被配置为加载所述正确时基值。
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公开(公告)号：CN107407942B
公开(公告)日：2019-03-29
申请号：CN201680012971.5
申请日：2016-03-01
申请人： 苹果公司
IPC分类号： G05F3/02
摘要： 本发明公开了一种欠电压检测电路和用于操作包括该欠电压检测电路的IC的方法。在一个实施方案中，IC包括具有第一比较器和第二比较器的欠电压检测电路，该第一比较器和第二比较器被配置为将供电电压分别与第一电压阈值和第二电压阈值进行比较，其中第二电压阈值大于第一电压阈值。逻辑电路被耦接成从第一比较器和第二比较器接收信号。在由对应的功能电路在高性能状态中操作期间，该逻辑电路被配置为响应于供电电压已下降至低于第一阈值的指示而使得对调节信号进行断言。被提供至功能电路的时钟信号可响应于该指示而被调节。如果供电电压随后升高到高于第二阈值的水平，则调节信号可被解除断言。
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公开(公告)号：CN102692991B
公开(公告)日：2015-02-04
申请号：CN201210009456.5
申请日：2012-01-13
申请人： 苹果公司
IPC分类号： G06F1/32
CPC分类号： G06F1/3203 , G06F1/324 , G06F1/3287 , G06F1/3296 , Y02D10/126 , Y02D10/171 , Y02D10/172
摘要： 描述了用于协调多个域中的性能参数的系统和方法。在一个实施例中，一种方法包括：接收用以改变电子电路的状态的请求，其中所述电路包括第一域和第二域；基于所述请求，将用于所述第一域的第一电路的第一参数修改为第一修改参数；以及基于所述请求，将用于所述第二域的第二电路的第二参数修改为第二修改参数。在一些情况下，参数可以包括时钟频率。在其他情况下，参数可以包括电压。在一些实施例中，系统可以实现为逻辑电路和/或芯片上系统(SoC)。适于采用这些系统的设备例如包括台式和膝上型计算机、平台计算机、网络设备、移动电话、个人数字助理、电子书阅读器、电视机和游戏控制台。
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公开(公告)号：CN106575144B
公开(公告)日：2020-03-24
申请号：CN201580044822.2
申请日：2015-08-17
申请人： 苹果公司
发明人： C·德拉克洛普特德昌特拉克 , M·古拉蒂 , E·P·麦克尼吉 , K·考克斯 , T·J·米利特
IPC分类号： G06F1/3206 , G06F1/324 , G06F1/3234 , G06F1/3296
摘要： 公开了一种允许调整计算系统的性能设置的方法的实施方案。一个或多个功能单元可包括多个监视器电路，每个监视器电路可被配置为监视对应功能单元的给定操作参数。在检测到与监视的操作参数相关的事件时，监视器电路可生成中断。响应于该中断，处理器可调整计算系统的一个或多个性能设置。
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公开(公告)号：CN102571319B
公开(公告)日：2015-07-08
申请号：CN201110386071.6
申请日：2011-11-22
申请人： 苹果公司
IPC分类号： H04L7/033
CPC分类号： H03L7/07 , H03L7/0814
摘要： 一种在频率改变期间的高效延迟锁定环(DLL)训练协议包括具有存储器物理层(PHY)单元的集成电路，该存储器PHY单元包括主DLL和从DLL。主DLL可以将第一参考时钟延迟某个量，并且提供与延迟量相对应的参考延迟值。从DLL可以基于所接收到的配置延迟值将第二参考时钟延迟第二个量。接口单元可以基于所述参考延迟值生成所述配置延迟值。功率管理单元可以提供关于所述第二参考时钟的频率正改变的指示。响应于接收到该指示，接口单元可以利用预定缩放值生成与新频率相对应的新配置延迟值，并且将该新配置延迟值提供给存储器PHY单元。
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公开(公告)号：CN112817370B
公开(公告)日：2024-07-09
申请号：CN202110140329.8
申请日：2016-09-15
申请人： 苹果公司
摘要： 本申请涉及时基同步。更具体而言，本发明在一个实施方案中提供了一种集成电路诸如SOC(或甚至离散芯片系统)，所述集成电路包括处于各种位置的一个或多个本地时基。所述时基可基于高频本地时钟递增，所述高频本地时钟可在使用过程中经受变化。周期性地，基于经受较小变化的较低频率的时钟，所述本地时基能够使用硬件电路被同步到所述准确时间。具体地，用于下一次同步的正确时基值能够被传输至每个本地时基，并且用于本地时基的控制电路可被配置为如果本地时基在同步发生之前达到准确值，则使本地时基在准确值处达到饱和。类似地，如果所述同步发生并且所述本地时基尚未达到所述准确值，则所述控制电路能够被配置为加载所述正确时基值。
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公开(公告)号：CN106255937B
公开(公告)日：2019-10-18
申请号：CN201580022445.2
申请日：2015-04-01
申请人： 苹果公司
IPC分类号： G06F1/3293 , G06F1/3206 , G06F1/3287 , G06F13/16 , G01D9/00
摘要： 在实施方案中，片上系统(SOC)包括当SOC的其余部分断电时仍然保持通电的部件。该部件可包括用于从各个设备传感器捕获数据并可过滤所捕获的传感器数据的传感器捕获单元。响应于该过滤，该部件可唤醒SOC的其余部分以允许进行处理。该部件可针对SOC的其他部件存储与SOC最近掉电时的状态相匹配的可编程配置数据，以便在唤醒之后对其他部件重新编程。在一些实施方案中，该部件可被配置为唤醒SOC内的存储器控制器以及到该存储器控制器的路径，以便将数据写入存储器。该SOC的其余部分可保持掉电。
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