公开(公告)号：CN112506844B

公开(公告)日：2024-09-03

申请号：CN202011529035.6

申请日：2018-09-05

申请人： 英特尔公司

发明人： D·J·哈里曼 ,  D·达斯夏尔马 ,  D·S·弗勒利克 ,  S·O·斯泰利

IPC分类号： G06F13/42 ,  G06F8/51

摘要： 实施例的方面针对促进下游端口以具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式操作的系统、方法和计算机程序产品。系统可以确定下游端口支持一个或多个SRIS选择机制；确定从下游端口到对应的上游端口的系统时钟配置，该对应的上游端口通过符合PCIe的链路连接到下游端口；在下游端口中设置SRIS模式；以及使用所确定的系统时钟配置跨链路从下游端口发送数据。

公开(公告)号：CN115543905A

公开(公告)日：2022-12-30

申请号：CN202211333592.X

申请日：2018-09-05

申请人： 英特尔公司

发明人： D·J·哈里曼 ,  D·达斯夏尔马 ,  D·S·弗勒利克 ,  S·O·斯泰利

IPC分类号： G06F13/42 ,  G06F8/51

摘要： 实施例的方面针对促进下游端口以具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式操作的系统、方法和计算机程序产品。系统可以确定下游端口支持一个或多个SRIS选择机制；确定从下游端口到对应的上游端口的系统时钟配置，该对应的上游端口通过符合PCIe的链路连接到下游端口；在下游端口中设置SRIS模式；以及使用所确定的系统时钟配置跨链路从下游端口发送数据。

公开(公告)号：CN112882963A

公开(公告)日：2021-06-01

申请号：CN202110189872.7

申请日：2020-03-18

申请人： 英特尔公司

发明人： R·M·桑卡兰 ,  D·J·哈里曼 ,  S·O·斯泰利 ,  R·H·沃克哈尔瓦拉 ,  I·阿加瓦尔 ,  P·M·马罗利亚 ,  S·R·范多伦

IPC分类号： G06F13/16 ,  G06F13/42 ,  G06F12/0895 ,  H04L12/825

摘要： 系统和设备可以包括控制器和命令队列，以缓冲进入设备的传入写请求。控制器可以通过链路从客户端将事务层分组(TLP)中非投递式写请求(例如，延迟存储器写(DMWr)请求)接收到命令队列；确定命令队列可以接受DMWr请求；从TLP识别成功完成(SC)消息，该成功完成消息指示DMWr请求被接受到命令队列中；并通过链路将指示DMWr请求已被接受到命令队列中的SC消息发送到客户端。控制器可以接收第二TLP中第二DMWr请求；确定命令队列已满；并响应于命令队列已满而发送要发送到客户端的存储器请求重试状况(MRS)消息。

公开(公告)号：CN112131148A

公开(公告)日：2020-12-25

申请号：CN202010224433.0

申请日：2020-03-25

申请人： 英特尔公司

发明人： S·O·斯泰利

IPC分类号： G06F13/14 ,  G06F13/42

摘要： 可以基于预测性分析来压缩分组。例如，在一个实施例中，确定可以由接收方代理推断出用于特定头部字段的显式值，分组头部被构造为要么省略头部字段，要么包括用于头部字段的差分值来代替用于头部字段的显式值。通过导出用于特定头部字段的显式值，可以在接收时对分组头部进行解压缩。

公开(公告)号：CN111831603A

公开(公告)日：2020-10-27

申请号：CN202010193031.9

申请日：2020-03-18

申请人： 英特尔公司

发明人： R·M·桑卡兰 ,  D·J·哈里曼 ,  S·O·斯泰利 ,  R·H·沃克哈尔瓦拉 ,  I·阿加瓦尔 ,  P·M·马罗利亚 ,  S·R·范多伦

IPC分类号： G06F13/42 ,  G06F12/0895

摘要： 系统和设备可以包括控制器和命令队列，以缓冲进入设备的传入写请求。控制器可以通过链路从客户端将事务层分组(TLP)中未发布的写请求(例如，延迟存储器写(DMWr)请求)接收到到命令队列；确定命令队列可以接受DMWr请求；从TLP识别成功完成(SC)消息，该成功完成消息指示DMWr请求被接受到命令队列中；并通过链路将指示DMWr请求已被接受到命令队列中的SC消息发送到客户端。控制器可以接收第二TLP中第二DMWr请求；确定命令队列已满；并响应于命令队列已满而发送要发送到客户端的存储器请求重试状况(MRS)消息。

公开(公告)号：CN110383260A

公开(公告)日：2019-10-25

申请号：CN201880015601.6

申请日：2018-03-09

申请人： 英特尔公司

发明人： D·J·哈里曼 ,  S·O·斯泰利

IPC分类号： G06F13/40

摘要： 实施例可以包括用于在设备通过计算机总线耦合到处理器时管理设备的功能状态的系统和方法。用于计算的装置可以包括耦合到计算机总线的处理器。当设备耦合到计算机总线时，可以由处理器执行系统驱动程序以基于来自设备中的功能状态寄存器的反馈来识别设备的功能状态。设备可以包括用于耦合到计算机总线的接口以及用于耦合到接口的功能状态寄存器。功能状态寄存器可以存储用于指示设备的功能状态的信息，并且功能状态可以是可由通过计算机总线耦合到功能状态寄存器的处理器访问的。可以描述和/或要求保护其他实施例。

公开(公告)号：CN115481071A

公开(公告)日：2022-12-16

申请号：CN202211327255.X

申请日：2020-03-18

申请人： 英特尔公司

发明人： R·M·桑卡兰 ,  D·J·哈里曼 ,  S·O·斯泰利 ,  R·H·沃克哈尔瓦拉 ,  I·阿加瓦尔 ,  P·M·马罗利亚 ,  S·R·范多伦

IPC分类号： G06F13/42 ,  G06F12/0895

摘要： 系统和设备可以包括控制器和命令队列，以缓冲进入设备的传入写请求。控制器可以通过链路从客户端将事务层分组(TLP)中非投递式写请求(例如，延迟存储器写(DMWr)请求)接收到命令队列；确定命令队列可以接受DMWr请求；从TLP识别成功完成(SC)消息，该成功完成消息指示DMWr请求被接受到命令队列中；并通过链路将指示DMWr请求已被接受到命令队列中的SC消息发送到客户端。控制器可以接收第二TLP中第二DMWr请求；确定命令队列已满；并响应于命令队列已满而发送要发送到客户端的存储器请求重试状况(MRS)消息。

公开(公告)号：CN112506844A

公开(公告)日：2021-03-16

申请号：CN202011529035.6

申请日：2018-09-05

申请人： 英特尔公司

发明人： D·J·哈里曼 ,  D·达斯夏尔马 ,  D·S·弗勒利克 ,  S·O·斯泰利

IPC分类号： G06F13/42 ,  G06F8/51

摘要： 实施例的方面针对促进下游端口以具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式操作的系统、方法和计算机程序产品。系统可以确定下游端口支持一个或多个SRIS选择机制；确定从下游端口到对应的上游端口的系统时钟配置，该对应的上游端口通过符合PCIe的链路连接到下游端口；在下游端口中设置SRIS模式；以及使用所确定的系统时钟配置跨链路从下游端口发送数据。

公开(公告)号：CN109634899A

公开(公告)日：2019-04-16

申请号：CN201811030425.1

申请日：2018-09-05

申请人： 英特尔公司

发明人： D·J·哈里曼 ,  D·达斯夏尔马 ,  D·S·弗勒利克 ,  S·O·斯泰利

IPC分类号： G06F13/42 ,  G06F8/51

摘要： 实施例的方面针对促进下游端口以具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式操作的系统、方法和计算机程序产品。系统可以确定下游端口支持一个或多个SRIS选择机制；确定从下游端口到对应的上游端口的系统时钟配置，该对应的上游端口通过符合PCIe的链路连接到下游端口；在下游端口中设置SRIS模式；以及使用所确定的系统时钟配置跨链路从下游端口发送数据。