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公开(公告)号：CN112506844B
公开(公告)日：2024-09-03
申请号：CN202011529035.6
申请日：2018-09-05
申请人： 英特尔公司
摘要： 实施例的方面针对促进下游端口以具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式操作的系统、方法和计算机程序产品。系统可以确定下游端口支持一个或多个SRIS选择机制；确定从下游端口到对应的上游端口的系统时钟配置，该对应的上游端口通过符合PCIe的链路连接到下游端口；在下游端口中设置SRIS模式；以及使用所确定的系统时钟配置跨链路从下游端口发送数据。
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公开(公告)号：CN112583540B
公开(公告)日：2024-09-27
申请号：CN202011581811.7
申请日：2018-12-07
申请人： 英特尔公司
摘要： 计算设备的端口包括多个接收器‑发送器对，并且接收器‑发送器对中的每个接收器‑发送器对包括相应的接收器和相应的发送器。设备还包括状态机逻辑，其检测由接收器‑发送器对中的特定接收器‑发送器对在特定通道上从测试器设备接收到的训练序列。训练序列包括用于指示测试器设备对特定接收器‑发送器对进行的测试的值。特定接收器‑发送器对与测试相关联地进入第一链路状态；并且端口的一个或多个其他接收器‑发送器对与测试相关联地进入不同于第一链路状态的第二链路状态以使在测试期间在特定通道上生成串扰。
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公开(公告)号：CN110034870A
公开(公告)日：2019-07-19
申请号：CN201811492775.X
申请日：2018-12-07
申请人： 英特尔公司
摘要： 计算设备的端口包括多个接收器-发送器对，并且接收器-发送器对中的每个接收器-发送器对包括相应的接收器和相应的发送器。设备还包括状态机逻辑，其检测由接收器-发送器对中的特定接收器-发送器对在特定通道上从测试器设备接收到的训练序列。训练序列包括用于指示测试器设备对特定接收器-发送器对进行的测试的值。特定接收器-发送器对与测试相关联地进入第一链路状态；并且端口的一个或多个其他接收器-发送器对与测试相关联地进入不同于第一链路状态的第二链路状态以使在测试期间在特定通道上生成串扰。
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公开(公告)号：CN112583540A
公开(公告)日：2021-03-30
申请号：CN202011581811.7
申请日：2018-12-07
申请人： 英特尔公司
摘要： 计算设备的端口包括多个接收器‑发送器对，并且接收器‑发送器对中的每个接收器‑发送器对包括相应的接收器和相应的发送器。设备还包括状态机逻辑，其检测由接收器‑发送器对中的特定接收器‑发送器对在特定通道上从测试器设备接收到的训练序列。训练序列包括用于指示测试器设备对特定接收器‑发送器对进行的测试的值。特定接收器‑发送器对与测试相关联地进入第一链路状态；并且端口的一个或多个其他接收器‑发送器对与测试相关联地进入不同于第一链路状态的第二链路状态以使在测试期间在特定通道上生成串扰。
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公开(公告)号：CN115543905A
公开(公告)日：2022-12-30
申请号：CN202211333592.X
申请日：2018-09-05
申请人： 英特尔公司
摘要： 实施例的方面针对促进下游端口以具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式操作的系统、方法和计算机程序产品。系统可以确定下游端口支持一个或多个SRIS选择机制；确定从下游端口到对应的上游端口的系统时钟配置，该对应的上游端口通过符合PCIe的链路连接到下游端口；在下游端口中设置SRIS模式；以及使用所确定的系统时钟配置跨链路从下游端口发送数据。
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公开(公告)号：CN112671676A
公开(公告)日：2021-04-16
申请号：CN202011588448.1
申请日：2018-02-27
申请人： 英特尔公司
摘要： 提供了一种重定时器设备，其包括弹性缓冲器、接收器和控制器。弹性缓冲器在弹性缓冲器中添加或减去数据，以补偿要通过链路连接的两个设备的不同的位速率，其中重定时器在链路上位于两个设备之间。接收器接收要在链路上在两个设备之间发送的数据流。控制器根据数据流确定对链路的一个或多个特性的修改，并且基于修改使得弹性缓冲器的大小从第一大小改变为第二大小。
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公开(公告)号：CN110366842A
公开(公告)日：2019-10-22
申请号：CN201880014989.8
申请日：2018-02-27
申请人： 英特尔公司
摘要： 提供了一种重定时器设备，其包括弹性缓冲器、接收器和控制器。弹性缓冲器在弹性缓冲器中添加或减去数据，以补偿要通过链路连接的两个设备的不同的位速率，其中重定时器在链路上位于两个设备之间。接收器接收要在链路上在两个设备之间发送的数据流。控制器根据数据流确定对链路的一个或多个特性的修改，并且基于修改使得弹性缓冲器的大小从第一大小改变为第二大小。
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公开(公告)号：CN112671676B
公开(公告)日：2023-07-14
申请号：CN202011588448.1
申请日：2018-02-27
申请人： 英特尔公司
IPC分类号： H04L49/10 , H04L69/323 , H04L43/0823 , H04L69/00 , H04L43/10 , H04L1/20 , G06F11/30 , H04L1/18
摘要： 提供了一种重定时器设备，其包括弹性缓冲器、接收器和控制器。弹性缓冲器在弹性缓冲器中添加或减去数据，以补偿要通过链路连接的两个设备的不同的位速率，其中重定时器在链路上位于两个设备之间。接收器接收要在链路上在两个设备之间发送的数据流。控制器根据数据流确定对链路的一个或多个特性的修改，并且基于修改使得弹性缓冲器的大小从第一大小改变为第二大小。
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公开(公告)号：CN112506844A
公开(公告)日：2021-03-16
申请号：CN202011529035.6
申请日：2018-09-05
申请人： 英特尔公司
摘要： 实施例的方面针对促进下游端口以具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式操作的系统、方法和计算机程序产品。系统可以确定下游端口支持一个或多个SRIS选择机制；确定从下游端口到对应的上游端口的系统时钟配置，该对应的上游端口通过符合PCIe的链路连接到下游端口；在下游端口中设置SRIS模式；以及使用所确定的系统时钟配置跨链路从下游端口发送数据。
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公开(公告)号：CN109634899A
公开(公告)日：2019-04-16
申请号：CN201811030425.1
申请日：2018-09-05
申请人： 英特尔公司
摘要： 实施例的方面针对促进下游端口以具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式操作的系统、方法和计算机程序产品。系统可以确定下游端口支持一个或多个SRIS选择机制；确定从下游端口到对应的上游端口的系统时钟配置，该对应的上游端口通过符合PCIe的链路连接到下游端口；在下游端口中设置SRIS模式；以及使用所确定的系统时钟配置跨链路从下游端口发送数据。
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