公开(公告)号：CN112800388A

公开(公告)日：2021-05-14

申请号：CN202011024871.9

申请日：2020-09-25

Applicant: 英特尔公司

Inventor： N·马修 ,  S·马瓦哈 ,  A·加格

IPC: G06F17/16 ,  G06T1/20 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: 本公开的发明名称是“点积乘法器机制”。一种用于促进矩阵乘法运算的设备。该设备包括乘法硬件，所述乘法硬件用于在点积模式中操作，其中包含在乘法硬件中的乘法阶段被配置为多个位向量（N）的点积，以对多个被乘数执行N×N乘法运算，并且对NxN乘法运算的结果执行加法运算。

公开(公告)号：CN113610697A

公开(公告)日：2021-11-05

申请号：CN202011565546.3

申请日：2020-12-25

Applicant: 英特尔公司

Inventor： S·马余兰 ,  J·帕拉 ,  S·帕尔 ,  A·加吉 ,  S·马瓦哈 ,  C·古拉姆 ,  D·斯塔基 ,  D·博卡尔 ,  V·乔治

IPC: G06T1/20 ,  G06T1/60 ,  G06F17/16 ,  G06F7/523 ,  G06N20/00

Abstract: 本文中描述了一种加速器设备，其包括：主机接口；与主机接口耦合的结构互连；以及与结构互连耦合的一个或多个硬件片，该一个或多个硬件片包括稀疏矩阵乘法加速硬件，该稀疏矩阵乘法加速硬件包括带有反馈的输入脉动阵列。

公开(公告)号：CN110389783A

公开(公告)日：2019-10-29

申请号：CN201910207919.0

申请日：2019-03-19

Applicant: 英特尔公司

Inventor： S·马余兰 ,  路奎元 ,  S·帕尔 ,  A·加吉 ,  C·S·古拉姆 ,  J·E·帕拉 ,  J·顾 ,  K·特里芬诺维奇 ,  H·B·廖 ,  M·B·麦克弗森 ,  S·B·沙阿 ,  S·马瓦哈 ,  S·琼金斯 ,  T·R·鲍尔 ,  V·乔治 ,  W·陈

IPC: G06F9/30 ,  G06F9/38

Abstract: 本申请公开了用于具有累加的收缩点积的指令和逻辑。本文所描述的实施例提供了一种指令和相关联逻辑，以使GPGPU程序代码能够访问专用硬件逻辑从而加速点积运算。一个实施例提供了一种图形处理单元，所述图形处理单元包括用于取出指令以便执行的取出单元以及用于将所述指令解码成经解码指令的解码单元。所述经解码指令是用于使所述图形处理单元执行并行点积运算的矩阵指令。所述GPGPU还包括用于使用多个收缩层来跨一个或多个SIMD通道执行所述经解码指令的收缩点积单元，其中，为了执行所述经解码指令，在第一收缩层处计算的点积将被输出到第二收缩层，其中，每个收缩层包括一组或多组互连的乘法器与加法器，每组乘法器与加法器用于生成点积。