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公开(公告)号：CN108369948B
公开(公告)日：2024-10-18
申请号：CN201580085507.4
申请日：2015-12-23
申请人： 英特尔公司
IPC分类号： H01L27/12 , H01L29/78 , H01L21/336
摘要： 本发明的实施例包括非平面InGaZnO（IGZO）晶体管和形成此类器件的方法。在实施例中，IGZO晶体管可以包括衬底以及形成在衬底之上的源极和漏极区。根据实施例，IGZO层可以形成在衬底以上并且可以电耦合到源极区和漏极区。另外的实施例包括通过栅极电介质而与IGZO层分离的栅极电极。在实施例中，栅极电介质接触IGZO层的多于一个表面。在一个实施例中，IGZO晶体管是finfet晶体管。在另一个实施例中，IGZO晶体管是纳米线或纳米带晶体管。本发明的实施例也可以包括在集成电路芯片的后道工艺堆叠（BEOL）中形成的非平面IGZO晶体管。
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公开(公告)号：CN102656695A
公开(公告)日：2012-09-05
申请号：CN201080051286.6
申请日：2010-10-19
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66666 , H01L29/2003 , H01L29/4236 , H01L29/66431 , H01L29/66462 , H01L29/7783
摘要： 描述基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。该方法还包括在量子阱沟道区之上形成源和漏材料区。该方法还包括在源和漏材料区中形成沟槽，以便提供与漏区分离的源区。该方法还包括：在沟槽中在源区和漏区之间形成栅介电层；以及在沟槽中在栅介电层之上形成栅电极。
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公开(公告)号：CN110299404A
公开(公告)日：2019-10-01
申请号：CN201910221161.6
申请日：2019-03-22
申请人： 英特尔公司
发明人： N.K.托马斯 , M.拉多萨夫耶维奇 , S.达斯古普塔 , R.皮拉里塞蒂 , K.辛格 , H.C.乔治 , J.M.罗伯茨 , D.J.米夏拉克 , R.考迪洛 , Z.R.约斯科维茨 , L.拉姆珀特 , J.S.克拉克
摘要： 用于自旋量子位的空缺中心的晶片级集成。本公开的实施例提出了用于在半导体衬底上集成空缺中心（VC）以用于形成基于VC的自旋量子位器件的两种方法。第一种方法基于使用用于在半导体衬底上集成VC岛的自组装过程。第二种方法基于使用在半导体衬底之上的III-N半导体材料的缓冲层，并且然后将VC岛集成在绝缘碳基材料中，该绝缘碳基材料诸如作为在III-N缓冲层上的层生长或者在形成在III-N缓冲层中的开口中生长的金刚石。根据这些方法中的任一项，通常在半导体制造中使用的在半导体衬底上集成VC岛可以提供关于用以构建基于VC的自旋量子位器件的常规方法的实质改进，并且可以促进基于VC的自旋量子位的晶片级集成在量子计算器件中的使用。
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公开(公告)号：CN105226092A
公开(公告)日：2016-01-06
申请号：CN201510522695.4
申请日：2010-10-19
申请人： 英特尔公司
IPC分类号： H01L29/778 , H01L29/66 , H01L29/423
CPC分类号： H01L29/66666 , H01L29/2003 , H01L29/4236 , H01L29/66431 , H01L29/66462 , H01L29/7783
摘要： 描述基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。该方法还包括在量子阱沟道区之上形成源和漏材料区。该方法还包括在源和漏材料区中形成沟槽，以便提供与漏区分离的源区。该方法还包括：在沟槽中在源区和漏区之间形成栅介电层；以及在沟槽中在栅介电层之上形成栅电极。
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公开(公告)号：CN110620144A
公开(公告)日：2019-12-27
申请号：CN201910417836.4
申请日：2019-05-20
申请人： 英特尔公司
IPC分类号： H01L29/20 , H01L29/40 , H01L29/423 , H01L29/78
摘要： 使用单个操作伪栅极去除的晶体管栅极结构化的方法。公开了一种晶体管栅极。该晶体管栅极包括在衬底上方的第一部分和在第一部分上方的第二部分，第一部分具有第一宽度，第二部分相对于第一部分居中并且具有大于第一宽度的第二宽度。第一部分和第二部分形成单个单片T栅极结构。
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公开(公告)号：CN109104880A
公开(公告)日：2018-12-28
申请号：CN201680083054.6
申请日：2016-04-01
申请人： 英特尔公司
IPC分类号： H01L29/51 , H01L29/778
摘要： 本文中公开了对于用于增强RF开关晶体管开状态和关状态性能的带有阈值电压（VT）切换的基于铁电的场效应晶体管（FET）的技术。采用能够在两种铁电状态之间切换的铁电栅极电介质层能够实现在晶体管关状态（VT,hi）期间的更高VT和在晶体管开状态（VT,lo）期间的更低VT。相应地，晶体管开状态电阻（Ron）能够由于可用的相对高的栅极过压（Vg,on-VT,lo）而被保持，同时由于高VT,hi-Vg,off值而在晶体管关状态中仍操纵相对高的最大RF功率。因此，RF开关晶体管的Ron能够被改进而不牺牲最大RF功率，和/或反之亦然，最大RF功率能够被改进而不牺牲Ron。铁电层（例如，包括HfxZryO）能够在晶体管栅极电介质层与栅极电极之间被形成以实现此类益处。
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公开(公告)号：CN102656695B
公开(公告)日：2015-10-21
申请号：CN201080051286.6
申请日：2010-10-19
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66666 , H01L29/2003 , H01L29/4236 , H01L29/66431 , H01L29/66462 , H01L29/7783
摘要： 描述基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。该方法还包括在量子阱沟道区之上形成源和漏材料区。该方法还包括在源和漏材料区中形成沟槽，以便提供与漏区分离的源区。该方法还包括：在沟槽中在源区和漏区之间形成栅介电层；以及在沟槽中在栅介电层之上形成栅电极。
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公开(公告)号：CN109104880B
公开(公告)日：2022-10-11
申请号：CN201680083054.6
申请日：2016-04-01
申请人： 英特尔公司
IPC分类号： H01L29/778 , H01L29/51
摘要： 本文中公开了对于用于增强RF开关晶体管开状态和关状态性能的带有阈值电压（VT）切换的基于铁电的场效应晶体管（FET）的技术。采用能够在两种铁电状态之间切换的铁电栅极电介质层能够实现在晶体管关状态（VT,hi）期间的更高VT和在晶体管开状态（VT,lo）期间的更低VT。相应地，晶体管开状态电阻（Ron）能够由于可用的相对高的栅极过压（Vg,on‑VT,lo）而被保持，同时由于高VT,hi‑Vg,off值而在晶体管关状态中仍操纵相对高的最大RF功率。因此，RF开关晶体管的Ron能够被改进而不牺牲最大RF功率，和/或反之亦然，最大RF功率能够被改进而不牺牲Ron。铁电层（例如，包括HfxZryO）能够在晶体管栅极电介质层与栅极电极之间被形成以实现此类益处。
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公开(公告)号：CN110634956A
公开(公告)日：2019-12-31
申请号：CN201910428107.9
申请日：2019-05-22
申请人： 英特尔公司
IPC分类号： H01L29/786 , H01L29/06 , H01L27/092 , H01L21/336
摘要： 公开了一种半导体器件。所述半导体器件包括：衬底；超晶格，所述超晶格包括在所述衬底上方的交替材料的多个层，其中所述多个层中的每一个均对应于阈值电压；栅极沟槽，所述栅极沟槽延伸到所述超晶格中至所述超晶格结构的所述多个层中的预定层；以及位于所述沟槽的底部和侧壁上的高k层，所述高k层接触交替材料的所述多个层中的一个的蚀刻停止层。栅极位于在所述高k层之上的所述沟槽中。
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公开(公告)号：CN108369948A
公开(公告)日：2018-08-03
申请号：CN201580085507.4
申请日：2015-12-23
申请人： 英特尔公司
IPC分类号： H01L27/12 , H01L29/78 , H01L21/336
CPC分类号： H01L29/78693 , H01L21/02565 , H01L21/02592 , H01L21/02603 , H01L29/0673 , H01L29/247 , H01L29/401 , H01L29/42392 , H01L29/4908 , H01L29/66545 , H01L29/66969 , H01L29/775 , H01L29/78 , H01L29/7869 , H01L29/78696
摘要： 本发明的实施例包括非平面InGaZnO（IGZO）晶体管和形成此类器件的方法。在实施例中，IGZO晶体管可以包括衬底以及形成在衬底之上的源极和漏极区。根据实施例，IGZO层可以形成在衬底以上并且可以电耦合到源极区和漏极区。另外的实施例包括通过栅极电介质而与IGZO层分离的栅极电极。在实施例中，栅极电介质接触IGZO层的多于一个表面。在一个实施例中，IGZO晶体管是finfet晶体管。在另一个实施例中，IGZO晶体管是纳米线或纳米带晶体管。本发明的实施例也可以包括在集成电路芯片的后道工艺堆叠（BEOL）中形成的非平面IGZO晶体管。
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