公开(公告)号：CN110995267A

公开(公告)日：2020-04-10

申请号：CN201911086806.6

申请日：2019-11-08

Applicant: 芯创智(北京)微电子有限公司

Inventor： 沈炎俊 ,  吴汉明

IPC: H03M1/34

Abstract: 本发明涉及一种动态比较器、电子设备及其实现方法，属于动态比较器领域，所述的动态比较器包括前置放大器，第一级尾电流开关Mn0b，电容CT1，电容CT2，第二级尾电流开关Mp4，比较部件，所述前置放大器与所述比较部件由节点o1n和o1p连接。本发明采用开关和电容所构成的电荷舵结构实现动态比较器，在降低电路版图面积及功耗的同时提升了动态比较器的速度。

公开(公告)号：CN110879629A

公开(公告)日：2020-03-13

申请号：CN201911120370.8

申请日：2019-11-15

Applicant: 芯创智(北京)微电子有限公司

Inventor： 沈炎俊 ,  吴汉明

IPC: G05F1/575

Abstract: 本发明提供的低压差线性稳压电路，包括：晶体管Mp8源极连接电源，漏极连接R3第一端；R3第二端和R4第一端都和反馈信号Vfb连接，R4第二端接地；C2第一端连接输出Vout节点，第二端Vnfb1节点连接R2第一端，晶体管Mn8的栅极以及C1第一端；R2第二端Vnd1节点连接Mn8漏级，Mn7栅极以及Mn6源级；C1第二端Vnd2节点连接Mn7漏极以及Mn5源级；Mn7和Mn8的源级都连接到地；Mn5栅极、Mn6栅极以及Mn6漏级都连接到Vnmir3节点，该节点连接到由电流源偏置的输出管Mp7的漏级；Mn5的漏级Vo1节点连接到晶体管Mp8栅极，第一级误差放大器的输出节点；Mp7源极连接电源，栅极连接电流偏置部分输出端Vpmir1结点。本发明能保证在不同电流负载下无电容LDO的稳定性，及在负载电流变化较大时保证较小的瞬态响应尖峰。

公开(公告)号：CN111026214A

公开(公告)日：2020-04-17

申请号：CN201911119531.1

申请日：2019-11-15

Applicant: 芯创智(北京)微电子有限公司

Inventor： 沈炎俊 ,  吴汉明

IPC: G05F1/56

Abstract: 本发明提供的一种有源电感负载的高速缓冲器电路，包括：Mn0的栅极连接输入信号Vinp；Mn0的漏级、电阻R0的第一端和第一有源电感的输出端连接到输出节点Outn；Mn0、Mn1的源级以及电流源的第一端连接到节点Vs；电流源的第二端接地；Mn1的栅极连接输入信号Vinn；Mn1的漏级、电阻R1的第一端和第二有源电感的输出端连接到输出节点Outp；电阻R0、R1的第二端和运算放大器Mopa第一输入端连接到节点Vcm；运算放大器Mopa第二输入端连接参考电压Vref，输出节点和第一有源电感、第二有源电感的第一输入节点都连接到Vcmfb节点；第一有源电感和第二有源电感的第二输入节点都连接电源。本发明既能减小电路的面积，又能固定共模输出电压。

公开(公告)号：CN110784210A

公开(公告)日：2020-02-11

申请号：CN201910858435.2

申请日：2019-09-11

Applicant: 芯创智(北京)微电子有限公司

Inventor： 沈炎俊 ,  吴汉明

IPC: H03K23/48

Abstract: 本发明提供一种分频比为11的电路，电路包括：第二模块和第三模块为分频比为3的电路；第一模块包括第一触发器、第二触发器、第一或非门和与门，所述第一触发器和第二触发器的时钟输入为外部时钟输入，第二触发器的输出连接第一或非门的第一输入端，与门的输出连接第一或非门的第二输入端，第一或非门的输出连接第一触发器的数据输入端，与门的两个输入端连接第一触发器的输出端和第二模块的输出端，第一模块的输出经过反相器后，连接到第二模块和第三模块的时钟输入端，第三模块的输出即可实现分频比为11的电路。本发明提供的电路，能减少触发器的个数，并且采用异步逻辑而不存在时序的要求，还可以提高芯片流片的成功率。

公开(公告)号：CN110784210B

公开(公告)日：2023-07-14

申请号：CN201910858435.2

申请日：2019-09-11

Applicant: 芯创智(北京)微电子有限公司

Inventor： 沈炎俊 ,  吴汉明

IPC: H03K23/48

Abstract: 本发明提供一种分频比为11的电路，电路包括：第二模块和第三模块为分频比为3的电路；第一模块包括第一触发器、第二触发器、第一或非门和与门，所述第一触发器和第二触发器的时钟输入为外部时钟输入，第二触发器的输出连接第一或非门的第一输入端，与门的输出连接第一或非门的第二输入端，第一或非门的输出连接第一触发器的数据输入端，与门的两个输入端连接第一触发器的输出端和第二模块的输出端，第一模块的输出经过反相器后，连接到第二模块和第三模块的时钟输入端，第三模块的输出即可实现分频比为11的电路。本发明提供的电路，能减少触发器的个数，并且采用异步逻辑而不存在时序的要求，还可以提高芯片流片的成功率。

公开(公告)号：CN110995253A

公开(公告)日：2020-04-10

申请号：CN201911071111.0

申请日：2019-11-05

Applicant: 芯创智(北京)微电子有限公司

Inventor： 沈炎俊 ,  吴汉明

IPC: H03L7/099

Abstract: 本发明涉及一种延时单元电路及环形压控振荡器，所述环形压控振荡器包括了电源电路和N个延时单元电路，其中，N为大于1的正整数；电源电路由两个NMOS管级联；当N为偶数时，所述N个延时单元电路中，前一个延时单元电路的输出Outn和Outp分别接入后一个延时单元电路的输入Clkp和Clkn，第N个延时单元电路的输出Outn和Outp分别接入第一个延时单元电路的输入Clkn和Clkp，形成环形振荡器；当N为奇数时，所述N个延时单元电路中，前一个延时单元电路的输出Outn和Outp分别接入后一个延时单元电路的输入Clkp和Clkn，第N个延时单元电路的输出Outn和Outp分别接入第一个延时单元电路的输入Clkp和Clkn，形成环形振荡器；电源电路输出的电源节点作为N个延时单元电路输入的电源节点。环形压控振荡器具有较小的噪声和纹波抖动，而减小压控振荡器的噪声，并在延时单元采用交叉耦合的方式来实现高速环形压控振荡器电路。