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公开(公告)号：CN108039884B
公开(公告)日：2021-08-31
申请号：CN201711330867.3
申请日：2017-12-13
Applicant: 杭州昀芯光电科技有限公司
Inventor： 罗小华
Abstract: 本发明公开了一种用于DMX512解码的九进制计数电路，包括4位余数触发器，用于记录九进制计数电路的余数；1位进位触发器，用作九进制进位标志，并连接所述4位余数触发器的复位标志；4位全加器电路，用于在外部时钟驱动下进行计数，并且将运算结果赋值给4位余数触发器的触发端。本发明实现了由4位余数触发器、1位进位触发器和4位全加器电路构成的九进制电路，省掉了复杂的除法取余电路，减小了硬件消耗，降低成本。
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公开(公告)号：CN102931976A
公开(公告)日：2013-02-13
申请号：CN201210475905.5
申请日：2012-11-21
Applicant: 昆山北极光电子科技有限公司
Inventor： 杨向萍
IPC: H03K23/48
Abstract: 本发明公开了一种压力扰动信号周期测量方法，包括运算放大器A1、电阻R1、电阻R2、参考电压Vref、输入信号Vin、脉冲计数器和系统时钟CLK。本发明用于实现压力扰动信号周期测量方法，具有线路简单可靠，测量精度高的特点。
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公开(公告)号：CN117010033A
公开(公告)日：2023-11-07
申请号：CN202210491654.3
申请日：2022-04-29
Applicant: 兴唐通信科技有限公司 , 数据通信科学技术研究所 , 北京通和实益电信科学技术研究所有限公司
Abstract: 本发明涉及一种抗侧信道攻击的随机时钟生成方法及装置，其中方法包括步骤S1、选取基准时钟作为第一轮多路倍频的输入时钟进行多路倍频，得到多路不同倍频系数的倍频时钟；步骤S2、从多路倍频时钟中随机选择一路倍频时钟，进行毛刺滤除后作为系统时钟输出；步骤S3、将所述随机选择的一路倍频时钟进行多路分频，得到多路不同分频系数的分频时钟；步骤S4、从多路分频时钟中随机选择一路分频时钟，作为下一轮多路倍频的输入时钟进行多路倍频，得到多路不同倍频系数的倍频时钟；步骤S5、重复步骤S2至步骤S4，经多轮迭代工作，得到频率多样且随机的系统时钟。本发明有效提升侧信道攻击防护效果。
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公开(公告)号：CN103795403A
公开(公告)日：2014-05-14
申请号：CN201410054780.8
申请日：2014-02-19
Applicant: 天津市太阳精仪科技有限公司
IPC: H03K23/48
Abstract: 一种计数器的信号变换及驱动模块。其包括信号变换电路和信号驱动模块，其中：信号变换电路的信号输入端与信号源相连接，信号变换电路的输出端与信号驱动模块相连接。本发明提供的计数器的信号变换及驱动模块，采用了一种新型的方波脉冲信号变换及驱动模块，可在输入的方波脉冲信号的上升沿使电机转子转动180°，在输入的方波脉冲信号的下降沿，又使电机转子转动180°。也就是说对应一个输入脉冲，转子转动360°，这样就保证了步进电机作为计数器的驱动装置时，不会发生第一步丢失的现象。
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公开(公告)号：CN102843126A
公开(公告)日：2012-12-26
申请号：CN201110165330.2
申请日：2011-06-20
Applicant: 上海协同科技股份有限公司
Abstract: 本发明涉及一种用于电力负荷管理终端的防止漏计脉冲数据的电路，包括脉冲输入调理电路、隔离电路、脉冲计数电路、脉冲计时电路和微控制器。该脉冲计数电路连接隔离电路，能够累计外部输入脉冲并输出脉冲计数数据。该脉冲计时电路连接隔离电路，能够在接收到外部输入脉冲后开始对外部输入脉冲进行计时，并输出脉冲时间数据。微控制器在开机启动时输出清零信号至脉冲计数电路和脉冲计时电路，以令脉冲计数电路和脉冲计时电路先于电力负荷管理终端的操作系统的启动而开始工作，并且微控制器在每一脉冲采样周期读取脉冲计数数据和所述脉冲时间数据。
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Patent Agency Ranking
公开(公告)号：CN101010879B
公开(公告)日：2010-11-10
申请号：CN200580027452.8
申请日：2005-07-26
Applicant: NXP股份有限公司
Inventor： 约翰内斯·H·A·布雷克曼斯
CPC classification number: H03K29/00
Abstract: 一种分频电路，包括多态电路对(MSCA、MSCB)。每一个多态电路(MSCA，MSCB)都能够在状态(SA(1)，...，SA(N)；SB(1)，...，SB(N))的整个循环中进行切换。一个多态电路(MSCA)响应输入信号(振荡器信号OS)中的上升沿(Er)而切换到下一个状态。另一个多态电路(MSCB)响应输入信号(OS)中的下降沿(Ef)而切换到下一个状态。每一个多态电路(MSCA、MSCB)具有至少一个状态(SA(1)、SB(1))，在该状态中多态电路禁止了所述另一个多态电路(MSCB、MSCA)，从而避免所述另一个多态电路(MSCB、MSCA)切换到下一个状态。
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公开(公告)号：CN118100913B
公开(公告)日：2024-07-23
申请号：CN202410461311.1
申请日：2024-04-17
Applicant: 浙江大学
IPC: H03K23/48
Abstract: 本发明涉及数字分频电路技术领域，具体涉及一种编码器小数分频的方法及系统，步骤如下:S1.施密特触发器接收编码器的脉冲信号；S2.时钟同步电路根据时钟CLK信号，将施密特触发器整形后的脉冲信号进行时钟同步；S3.累积计数分频电路根据脉宽计数器得到时钟同步后脉冲信号相邻周期的时钟计数值，利用时钟计数值乘以分频系数，得到分频后的脉冲周期，通过累积计数器实现计数，从而获得分频后的单时钟周期脉冲；S4.脉冲延展电路将累积计数分频电路输出的单时钟周期脉冲延展为指定宽度或根据脉宽计数器输出进行动态调整，得到分频输出的延展脉冲信号。通过对分频误差不断修正方法，从而达到较为准确计数的目标，可有效提高分频的准确性。
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公开(公告)号：CN114095015A
公开(公告)日：2022-02-25
申请号：CN202111436718.1
申请日：2021-11-29
Applicant: 上海集成电路研发中心有限公司 , 上海集成电路装备材料产业创新中心有限公司
Abstract: 本发明提供了一种去毛刺时钟分频电路、方法及终端，包括第一触发模块，用于根据输入的分频系数对输入的参考时钟进行计数以输出第一计数数据；第二触发模块，用于根据分频系数和参考时钟生成中间时钟信号，并根据中间时钟信号对第一计数数据进行处理以输出第二计数数据；组合电路，与第二触发模块的输出端连接以对第二计数数据进行处理并输出中间输出信号；第三触发模块，用于根据中间时钟信号对中间输出信号输出第二电平异步复位信号；第四触发模块，第四触发模块的复位端与第三触发模块的输出端连接，根据第一计数数据和参考时钟生成分频时钟，本发明的分频电路不仅提高了电路工作时钟频率的上限，还提高了时钟的稳定性。
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公开(公告)号：CN108809300B
公开(公告)日：2020-06-09
申请号：CN201810325689.3
申请日：2018-04-12
Applicant: 四川大学
Abstract: 本发明提供了一种新型计数器的构建方法，包括以下步骤：以菁染料溶液为模板，钾离子为正向计数输入脉冲，18‑冠‑6为逆向计数输入脉冲，将菁染料在浓度为1‑100×10‑3mol/L，pH＝6.0‑9.0的Tris‑HCl缓冲溶液中的状态记为正向计数的起始状态，然后逐一加入等份的钾离子或18‑冠‑6，以等份的钾离子作为正向计数的脉冲信号，以等份的螯合剂18‑冠‑6作为逆向计数的脉冲信号，以每个脉冲信号诱导产生的菁染料聚集状态作为平行输出信号，构建计数器。该方法简单易行，灵敏度高，能实现多位计数的功能。
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公开(公告)号：CN106776450B
公开(公告)日：2020-03-31
申请号：CN201710002084.6
申请日：2017-01-03
Applicant: 北京江南天安科技有限公司
Abstract: 本发明涉及一种分段累加计时方法及装置，其中方法包括：步骤1：前段计数器接收秒脉冲，根据累加的秒脉冲达到预设值时产生进位信号；所述前段计数器用于存储根据秒脉冲累加得到的所有数据；步骤2：后段计数器接收进位信号，将所述进位信号与后段计数器内存储的数据进行累加；所述后段计数器用于存储根据进位信号累加得到的所有数据。本发明提出表示方法及装置，结合了计数表示及分段表示的结果，使得同时具备计数方式的表达时间长久及分段式的直观和某些场合简单的优点；实现起来简单易行。同时本方法还很好地解决了闰秒的表示，即闰秒发生时，仍然可以正确地表达出来，而不是简单地停钟一秒。
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