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公开(公告)号：CN109217822B
公开(公告)日：2023-10-20
申请号：CN201810678146.X
申请日：2018-06-27
Applicant: 精工爱普生株式会社
IPC: H03B5/32
Abstract: 本发明提供振动器件、电子设备和移动体。提供小型振动器件等，能够实现处理电路的处理的高性能化等，并能够紧凑地收纳多个振子和集成电路装置。该振动器件包含第1振子、第2振子和集成电路装置，集成电路装置包含：第1振荡电路、第2振荡电路，它们使第1振子、第2振子振荡；以及处理电路，其使用通过使所述第1振子振荡而生成的第1时钟信号与通过使第2振子振荡而生成的第2时钟信号的频率差信息或者频率比较信息，进行处理。第1振子被第1支承部支承在集成电路装置上，第2振子被第2支承部支承在集成电路装置上。
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公开(公告)号：CN110880915B
公开(公告)日：2023-06-16
申请号：CN201910832033.5
申请日：2019-09-04
Applicant: 精工爱普生株式会社
IPC: H03B5/12
Abstract: 电路装置、振荡器、电子设备和移动体。能够抑制电路面积的增加并实现多种接口的动作模式。电路装置包含：第1输出信号线和第2输出信号线，其输出构成差动输出信号的第1输出信号、第2输出信号；以及第1输出驱动器～第n输出驱动器，其与第1输出信号、第2输出信号线连接。在第1模式下，第1输出驱动器～第n输出驱动器中的i个输出驱动器根据构成差动输入信号的第1输入信号和第2输入信号，驱动第1输出信号线和第2输出信号线。在第2模式下，第1输出驱动器～第n输出驱动器中的j个输出驱动器根据第1输入信号和第2输入信号，驱动第1输出信号线和第2输出信号。
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公开(公告)号：CN109298622B
公开(公告)日：2022-03-08
申请号：CN201810819181.9
申请日：2018-07-24
Applicant: 精工爱普生株式会社
IPC: G04F10/00
Abstract: 集成电路装置、物理量测量装置、电子设备和移动体。能够抑制由于信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降。集成电路装置包含：AFE电路(模拟前端电路)，其输入第1信号和第2信号，进行第1信号的波形整形和第2信号的波形整形，将波形整形后的第1信号输出到第1信号线，将波形整形后的第2信号输出到第2信号线；以及时间数字转换电路，其经由第1信号线从AFE电路输入第1信号，经由第2信号线从AFE电路输入第2信号，将所输入的第1信号与第2信号的转变时刻的时间差转换为数字值。而且，第1信号线和第2信号线的至少一方具有等长布线用的冗余布线。
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公开(公告)号：CN109298622A
公开(公告)日：2019-02-01
申请号：CN201810819181.9
申请日：2018-07-24
Applicant: 精工爱普生株式会社
IPC: G04F10/00
Abstract: 集成电路装置、物理量测量装置、电子设备和移动体。能够抑制由于信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降。集成电路装置包含：AFE电路(模拟前端电路)，其输入第1信号和第2信号，进行第1信号的波形整形和第2信号的波形整形，将波形整形后的第1信号输出到第1信号线，将波形整形后的第2信号输出到第2信号线；以及时间数字转换电路，其经由第1信号线从AFE电路输入第1信号，经由第2信号线从AFE电路输入第2信号，将所输入的第1信号与第2信号的转变时刻的时间差转换为数字值。而且，第1信号线和第2信号线的至少一方具有等长布线用的冗余布线。
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公开(公告)号：CN110011665B
公开(公告)日：2023-06-02
申请号：CN201811597153.3
申请日：2018-12-26
Applicant: 精工爱普生株式会社
Abstract: 提供电路装置、振动器件、电子设备以及移动体，从电路面积和信号传递的观点来看，该电路装置能够对差分结构的混合型A/D转换电路高效地进行布局。电路装置包含：A/D转换电路，其通过使用了电荷再分配型的D/A转换电路的逐次比较来进行A/D转换，该电荷再分配型的D/A转换电路具有正极侧和负极侧电容器阵列电路；以及量化误差保持电路，其保持与A/D转换中的量化误差对应的电荷。量化误差保持电路具有一端与正极侧和负极侧电容器阵列电路的采样节点连接的正极侧和负极侧量化误差保持电路。正极侧和负极侧量化误差保持电路配置在沿着第1方向配置的正极侧和负极侧电容器阵列电路的、与第1方向垂直的第2方向侧。
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Patent Agency Ranking
公开(公告)号：CN110880915A
公开(公告)日：2020-03-13
申请号：CN201910832033.5
申请日：2019-09-04
Applicant: 精工爱普生株式会社
IPC: H03B5/12
Abstract: 电路装置、振荡器、电子设备和移动体。能够抑制电路面积的增加并实现多种接口的动作模式。电路装置包含：第1输出信号线和第2输出信号线，其输出构成差动输出信号的第1输出信号、第2输出信号；以及第1输出驱动器～第n输出驱动器，其与第1输出信号、第2输出信号线连接。在第1模式下，第1输出驱动器～第n输出驱动器中的i个输出驱动器根据构成差动输入信号的第1输入信号和第2输入信号，驱动第1输出信号线和第2输出信号线。在第2模式下，第1输出驱动器～第n输出驱动器中的j个输出驱动器根据第1输入信号和第2输入信号，驱动第1输出信号线和第2输出信号。
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公开(公告)号：CN109298621A
公开(公告)日：2019-02-01
申请号：CN201810818132.3
申请日：2018-07-24
Applicant: 精工爱普生株式会社
IPC: G04F10/00
Abstract: 集成电路装置、物理量测量装置、电子设备和移动体。能够抑制由于信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降。集成电路装置包含：端子区域，其配置有输入第2信号的第2信号端子；AFE电路(模拟前端电路)，其进行第2信号的波形整形；以及时间数字转换电路，其将第1信号的转变时刻与波形整形后的第2信号的转变时刻的时间差转换为数字值。在设从集成电路装置的第1边朝向与第1边相对的第2边的方向为第1方向时，AFE电路配置于端子区域的第1方向侧，时间数字转换电路配置于AFE电路的第1方向侧、以及与第1方向交叉的方向侧中的至少一侧。
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公开(公告)号：CN1228721C
公开(公告)日：2005-11-23
申请号：CN02120016.5
申请日：2002-05-10
Applicant: 精工爱普生株式会社
IPC: G06F13/00
CPC classification number: G06F13/385
Abstract: 本发明的课题是将包含USB2.0等物理层的电路的宏单元MC1配置在集成电路装置ICD的隅角上。将数据端子DP、DM配置在沿着边SD1的I/O区域IOR1中，将时钟生成电路14、取样时钟生成电路22的电源端子PVDD、PVSS、XVDD、XVSS、以及时钟端子XI、XO配置在沿着边SD2的I/O区域IOR2中。沿着边SD3设置与包含用户逻辑的宏单元MC2的接口区域。将接收电路100配置在IOR1的DR1一侧，将时钟生成电路14配置在IOR2的DR2一侧，将取样时钟生成电路22配置在接收电路100的DR1一侧且在时钟生成电路14的DR2一侧。将发送电路104配置在接收电路100的DR2一侧且在数据端子DP、DM的DR1一侧。
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公开(公告)号：CN1385797A
公开(公告)日：2002-12-18
申请号：CN02120016.5
申请日：2002-05-10
Applicant: 精工爱普生株式会社
IPC: G06F13/00
CPC classification number: G06F13/385
Abstract: 本发明的课题是将包含USB2.0等物理层的电路的宏单元MC1配置在集成电路装置ICD的隅角上。将数据端子DP、DM配置在沿着边SD1的I/O区域IOR1中,将时钟生成电路14、取样时钟生成电路22的电源端子PVDD、PVSS、XVDD、XVSS、以及时钟端子XI、XO配置在沿着边SD2的I/O区域IOR2中。沿着边SD3设置与包含用户逻辑的宏单元MC2的接口区域。将接收电路100配置在IOR1的DR1一侧,将时钟生成电路14配置在IOR2的DR2一侧,将取样时钟生成电路22配置在接收电路100的DR1一侧且在时钟生成电路14的DR2一侧。将发送电路104配置在接收电路100的DR2一侧且在数据端子DP、DM的DR1一侧。
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公开(公告)号：CN109298621B
公开(公告)日：2021-10-22
申请号：CN201810818132.3
申请日：2018-07-24
Applicant: 精工爱普生株式会社
IPC: G04F10/00
Abstract: 集成电路装置、物理量测量装置、电子设备和移动体。能够抑制由于信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降。集成电路装置包含：端子区域，其配置有输入第2信号的第2信号端子；AFE电路(模拟前端电路)，其进行第2信号的波形整形；以及时间数字转换电路，其将第1信号的转变时刻与波形整形后的第2信号的转变时刻的时间差转换为数字值。在设从集成电路装置的第1边朝向与第1边相对的第2边的方向为第1方向时，AFE电路配置于端子区域的第1方向侧，时间数字转换电路配置于AFE电路的第1方向侧、以及与第1方向交叉的方向侧中的至少一侧。
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