-
公开(公告)号：CN1846258A
公开(公告)日：2006-10-11
申请号：CN200480025165.9
申请日：2004-08-18
Applicant: 皇家飞利浦电子股份有限公司
Inventor： V·M·G·范阿赫特
IPC: G11B7/095
CPC classification number: G11B7/0953
Abstract: 一种盘驱动设备(1)包括用于控制致动器系统(50)的电路(90)。该电路(90)包括用于校正重复误差的学习型前馈块(110)，其包括具有N个存储器位置(M(1)…M(N))的存储器组(130)和数字重建滤波器(150)。以第一时钟频率(φ1)下的第一时钟信号(CLK1)操作该存储器组(130)。以相对第一时钟频率(φ1)具有固定比值的第二时钟频率(φ2)的第二时钟信号(CLK2)操作该数字重建滤波器(150)。在可变旋转速度设备中，这简化了用于补偿由滤波器引起的延迟的对存储器位置的预先读取。
-
Patent Agency Ranking
公开(公告)号：CN101965745B
公开(公告)日：2016-08-10
申请号：CN200980108248.7
申请日：2009-03-05
Applicant: 皇家飞利浦电子股份有限公司
Inventor： T·法尔克 , V·M·G·范阿赫特
IPC: H04W56/00
CPC classification number: H04W56/0015 , H04W84/10
Abstract: 本发明涉及一种用于时间同步多个不同无线网络A、B的方法，每个无线网络(A、B)包括至少一个用于测量数据的数据传感器(A.1、A.2、A.3、A.4、B.1、B.2、B.3、B.4)和测得数据所发送至的网关(A.0、B.0)，其中，使用了向所有相关网络(A、B)广播时间同步消息的共用时间管理工具(TM)。这样，以简单、有效和可靠的方式实现了时间同步多个不同无线网络(A、B)的可能。
-
公开(公告)号：CN102481121B
公开(公告)日：2015-04-22
申请号：CN201080038909.6
申请日：2010-08-25
Applicant: 皇家飞利浦电子股份有限公司
Inventor： S·A·胡森 , B·费德斯 , T·法尔克 , C·P·M·J·巴根 , A·M·巴罗索 , M·T·约翰逊 , N·兰贝特 , V·M·G·范阿赫特
Abstract: 提供了一种用于自动监测人的意识并且在所监测的人未处于全意识状态时触发警报的方法。所述方法包括以下步骤：监测所述人的行为的至少一个方面(S1)；分析所述人的所监测的行为是否对应于对于对全意识状态所预期的行为(S2，S2’)；在所述分析的结果为所检测的行为不对应于所预期的行为时，触发警报(S3)。
-
公开(公告)号：CN102481121A
公开(公告)日：2012-05-30
申请号：CN201080038909.6
申请日：2010-08-25
Applicant: 皇家飞利浦电子股份有限公司
Inventor： S·A·胡森 , B·费德斯 , T·法尔克 , C·P·M·J·巴根 , A·M·巴罗索 , M·T·约翰逊 , N·兰贝特 , V·M·G·范阿赫特
Abstract: 提供了一种用于自动监测人的意识并且在所监测的人未处于全意识状态时触发警报的方法。所述方法包括以下步骤：监测所述人的行为的至少一个方面(S1)；分析所述人的所监测的行为是否对应于对于对全意识状态所预期的行为(S2，S2’)；在所述分析的结果为所检测的行为不对应于所预期的行为时，触发警报(S3)。
-
公开(公告)号：CN101965745A
公开(公告)日：2011-02-02
申请号：CN200980108248.7
申请日：2009-03-05
Applicant: 皇家飞利浦电子股份有限公司
Inventor： T·法尔克 , V·M·G·范阿赫特
IPC: H04W56/00
CPC classification number: H04W56/0015 , H04W84/10
Abstract: 本发明涉及一种用于时间同步多个不同无线网络A、B的方法，每个无线网络(A、B)包括至少一个用于测量数据的数据传感器(A.1、A.2、A.3、A.4、B.1、B.2、B.3、B.4)和测得数据所发送至的网关(A.0、B.0)，其中，使用了向所有相关网络(A、B)广播时间同步消息的共用时间管理工具(TM)。这样，以简单、有效和可靠的方式实现了时间同步多个不同无线网络(A、B)的可能。
-
公开(公告)号：CN1732436A
公开(公告)日：2006-02-08
申请号：CN200380107941.5
申请日：2003-11-28
Applicant: 皇家飞利浦电子股份有限公司
Inventor： O·M·皮雷斯多斯雷斯莫雷拉 , A·特雷奇科 , V·M·G·范阿赫特
CPC classification number: G06F9/3824 , G06F9/3828 , G06F9/3885 , G06F9/3891
Abstract: 本发明的基本思想是沿着总线添加开关，以便通过断开/闭合所述开关来整齐地把所述总线划分为较小的独立段。集群式指令级并行性处理器包括多个集群(C1－C6)、总线装置(100)和开关装置(200)，其中每个集群包括至少一个寄存器堆(RF)和至少一个功能单元(FU)，所述总线装置(100)用于连接所述集群(C1－C6)，其中所述总线(100)包括多个总线段(100a，100b，100c)，所述开关装置(200)安排在相邻的总线段(100a，100b，100c)之间。所述开关装置(200)用于连接或拆接相邻的总线段(100a，100b，100c)。此外，示出了一种用于在集群式指令级并行性处理器中访问总线(100)的方法。所述总线(100)沿着所述总线(100)包括至少一个开关装置(200)。集群能够基于源寄存器和转送字来执行发送操作，或者基于目的源寄存器和转送字来执行接收操作。然后，依照所述转送字断开/闭合所述开关装置。
-
-
-
-
-
Search Results
6
records
(took 0.024 seconds)
