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公开(公告)号：CN113125826B
公开(公告)日：2022-02-01
申请号：CN202110417774.4
申请日：2021-04-19
Applicant: 电子科技大学
IPC: G01R13/02 , G01R21/06 , G01R21/133 , G01R23/02
Abstract: 本发明公开了一种示波功率分析仪的瞬态功率运算及触发方法，用户通过上位机设置触发方式为功率触发，在此条件下触发模块先采用默认功率触发门限值生成功率触发信号，上位机在显示波k(p)形数据的同时在显示屏中显示一个游标，其初始位置对应默认功率触发门限值的量化值，用户通过调节该游标设置的功率触发门限值，用户还可以根据实际需要选择是否需要辅助参考源共同生成功率触发信号，并且通过调节编程满信号来调整触发点与显示波形的相位差，使得二者同步。采用本发明可以完成功率触发的实现、触发门限值的可视化设置、触发延时校正，并解决当电压电流信号为无谐波正弦信号时电压电流正负翻转跳变的问题，以及实现触发延时校正。
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公开(公告)号：CN113806277B
公开(公告)日：2023-03-07
申请号：CN202111037539.0
申请日：2021-09-06
Applicant: 电子科技大学
IPC: G06F13/42
Abstract: 本发明公开了一种基于SRIO协议的FPGA与DSP间的数据传输系统，时钟生成模块生成M个同步采样时钟，M个通道绑定模块用于对采用对应同步采样时钟的采集板卡的采集数据进行拼合并存储，轮询模块用于根据DSP的读取信号从对应通道绑定模块中读取拼合数据，并由数据解绑定模块进行数据位宽扩展和数据解绑定之后存入异步FIFO5，传输包生成模块从异步FIFO5中读取数据，按照SRIO协议的要求生成传输包，SRIO传输模块将传输包发送至DSP模块进行后续处理。本发明可以实现多同步系统、多通道、任意位宽的数据传输。
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公开(公告)号：CN113157637B
公开(公告)日：2023-03-07
申请号：CN202110458193.5
申请日：2021-04-27
Applicant: 电子科技大学
IPC: G06F15/78
Abstract: 本发明公开了一种基于FPGA的大容量可重构FFT运算IP核，将确定好的倒位序数据存入倒位序存储单元，将确定好的旋转因子存入旋转因子存储单元，采用两块数据存储RAM形成乒乓结构进行数据存储，将旋转因子存储单元和数据存储RAM进行分块，在运算开始时，数据缓存模块将数据按照倒位序存入数据存储RAM中，在每级蝶形结运算时，FFT运算模块按照特定规则从数据存储RAM和旋转因子存储单元中分批次读取数据，并行进行蝶形结运算，将计算结果存入另一块数据存储RAM中，直到计算完毕，将FFT运算结果进行输出。本发明IP核可自由配置并行数，通过并行与流水线运算相结合的方式解决大点数FFT运算中时钟周期过多、进行大点数的运算较为困难等问题。
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公开(公告)号：CN115617398B
公开(公告)日：2024-07-30
申请号：CN202211332283.0
申请日：2022-10-28
Applicant: 电子科技大学
IPC: G06F9/30
Abstract: 本发明公开了一种基于FPGA的实时可重构分数阶计算系统，输入数据经数据预处理模块归一化并转换为单精度浮点数后，控制模块接收用户设置的二项式系数理论计算参数和二项式系数分段线性拟合参数，控制二项式系数拟合模块计算二项式系数并进行分段线性拟合，根据拟合结果对固定窗口长度计算模块和分段线性函数计算模块所需的配置参数并进行配置，配置完毕后启动固定窗口长度计算模块和分段线性函数计算模块进行分数阶运算，得到输入数据的分数阶计算结果。本发明基于带误差补偿的固定窗口(FWL)和多段线性函数(PWL)，在FPGA平台上实现实时可重构的分数阶计算系统，在节约资源的同时，保证分数阶计算的精度和效率。
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公开(公告)号：CN113125826A
公开(公告)日：2021-07-16
申请号：CN202110417774.4
申请日：2021-04-19
Applicant: 电子科技大学
IPC: G01R13/02 , G01R21/06 , G01R21/133 , G01R23/02
Abstract: 本发明公开了一种示波功率分析仪的瞬态功率运算及触发方法，用户通过上位机设置触发方式为功率触发，在此条件下触发模块先采用默认功率触发门限值生成功率触发信号，上位机在显示波k(p)形数据的同时在显示屏中显示一个游标，其初始位置对应默认功率触发门限值的量化值，用户通过调节该游标设置的功率触发门限值，用户还可以根据实际需要选择是否需要辅助参考源共同生成功率触发信号，并且通过调节编程满信号来调整触发点与显示波形的相位差，使得二者同步。采用本发明可以完成功率触发的实现、触发门限值的可视化设置、触发延时校正，并解决当电压电流信号为无谐波正弦信号时电压电流正负翻转跳变的问题，以及实现触发延时校正。
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Patent Agency Ranking
公开(公告)号：CN115617398A
公开(公告)日：2023-01-17
申请号：CN202211332283.0
申请日：2022-10-28
Applicant: 电子科技大学
IPC: G06F9/30
Abstract: 本发明公开了一种基于FPGA的实时可重构分数阶计算系统，输入数据经数据预处理模块归一化并转换为单精度浮点数后，控制模块接收用户设置的二项式系数理论计算参数和二项式系数分段线性拟合参数，控制二项式系数拟合模块计算二项式系数并进行分段线性拟合，根据拟合结果对固定窗口长度计算模块和分段线性函数计算模块所需的配置参数并进行配置，配置完毕后启动固定窗口长度计算模块和分段线性函数计算模块进行分数阶运算，得到输入数据的分数阶计算结果。本发明基于带误差补偿的固定窗口(FWL)和多段线性函数(PWL)，在FPGA平台上实现实时可重构的分数阶计算系统，在节约资源的同时，保证分数阶计算的精度和效率。
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公开(公告)号：CN113778940A
公开(公告)日：2021-12-10
申请号：CN202111037542.2
申请日：2021-09-06
Applicant: 电子科技大学
Abstract: 本发明公开了一种基于FPGA的高精度可重构相位调整IP核，ADC采集数据由输入格式转换模块转换为浮点或定点小数格式，预先将滤波系数分组存储在滤波系数存储模块中，卷积模块从输入格式转换模块和滤波系数存储模块中分别读取采集数据和对应的滤波系数进行卷积运算中的乘法运算，乘累加数据存储模块由两块RAM构成乒乓结构，一块用于读取数据进行加法运算，另一块用于存储加法运算结果计算完成后由数据选择模块从乘累加数据存储RAM中选择需要输出的数据，将其交由输出格式转换模块进行浮点或定点格式转换，并将转换后结果输出。本发明采用数字滤波的方式对信号进行相位调整，采用抽点卷积算法，提高了相位调整精度，并可通过并行以提高运算速率。
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公开(公告)号：CN113125825B
公开(公告)日：2021-12-10
申请号：CN202110417350.8
申请日：2021-04-19
Applicant: 电子科技大学
IPC: G01R13/02 , G01R21/06 , G01R21/133 , G01R23/02
Abstract: 本发明公开了一种示波功率分析仪的功率触发方法，用户通过上位机设置触发方式为功率触发，在此条件下触发模块先采用默认功率触发门限值生成功率触发信号，上位机在显示波形数据的同时在显示屏中显示一个游标，用户借助游标调节功率触发门限值，用户选择是否需要辅助参考源共同生成功率触发信号，当不需要时触发模块根据功率数据生成功率触发信号，否则触发模块根据功率数据生成初始触发信号、根据辅助参考源数据生成辅助比较方波电平，将初始触发信号与辅助比较方波电平相与，得到功率触发信号。采用本发明可以完成功率触发的实现、触发门限值的可视化设置，以及解决当电压电流信号为无谐波正弦信号时电压电流正负翻转跳变的问题。
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公开(公告)号：CN113157637A
公开(公告)日：2021-07-23
申请号：CN202110458193.5
申请日：2021-04-27
Applicant: 电子科技大学
IPC: G06F15/78
Abstract: 本发明公开了一种基于FPGA的大容量可重构FFT运算IP核，将确定好的倒位序数据存入倒位序存储单元，将确定好的旋转因子存入旋转因子存储单元，采用两块数据存储RAM形成乒乓结构进行数据存储，将旋转因子存储单元和数据存储RAM进行分块，在运算开始时，数据缓存模块将数据按照倒位序存入数据存储RAM中，在每级蝶形结运算时，FFT运算模块按照特定规则从数据存储RAM和旋转因子存储单元中分批次读取数据，并行进行蝶形结运算，将计算结果存入另一块数据存储RAM中，直到计算完毕，将FFT运算结果进行输出。本发明IP核可自由配置并行数，通过并行与流水线运算相结合的方式解决大点数FFT运算中时钟周期过多、进行大点数的运算较为困难等问题。
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公开(公告)号：CN113778940B
公开(公告)日：2023-03-07
申请号：CN202111037542.2
申请日：2021-09-06
Applicant: 电子科技大学
Abstract: 本发明公开了一种基于FPGA的高精度可重构相位调整IP核，ADC采集数据由输入格式转换模块转换为浮点或定点小数格式，预先将滤波系数分组存储在滤波系数存储模块中，卷积模块从输入格式转换模块和滤波系数存储模块中分别读取采集数据和对应的滤波系数进行卷积运算中的乘法运算，乘累加数据存储模块由两块RAM构成乒乓结构，一块用于读取数据进行加法运算，另一块用于存储加法运算结果计算完成后由数据选择模块从乘累加数据存储RAM中选择需要输出的数据，将其交由输出格式转换模块进行浮点或定点格式转换，并将转换后结果输出。本发明采用数字滤波的方式对信号进行相位调整，采用抽点卷积算法，提高了相位调整精度，并可通过并行以提高运算速率。
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