公开(公告)号：CN101013265B

公开(公告)日：2011-09-14

申请号：CN200710006163.0

申请日：2007-01-31

Applicant: 瑞萨电子株式会社

Inventor： 菅长利文 ,  塙哲郎 ,  石桥健夫

IPC: G03F7/09 ,  G03F7/11 ,  G03F7/16 ,  G03F7/20 ,  G03F7/30 ,  G03F7/38 ,  G03F7/26 ,  H01L21/027

CPC classification number: G03F7/11 ,  G03F7/40

Abstract: 本发明提供改善了由于掩模图案的疏密差所产生的OPE特性、提高了图案的设计可靠性的抗蚀图案形成方法。该方法具有以下工序：在基板(7)上形成具有酸解离性溶解抑制基的抗蚀剂(1)的工序、将溶解在醇类溶剂中的酸性聚合物涂布在抗蚀剂上形成上层膜(6)的工序、通过掩模(3)进行曝光的工序、进行烘烤处理的工序、利用碱显影液(4)进行处理的工序，在进行烘烤处理的工序中，通过上层膜形成混合层(9)，掩模图案的图案密度高的区域(A)与图案密度低的区域(B)相比，在未曝光部上厚厚地形成有混合层。

公开(公告)号：CN108417557B

公开(公告)日：2023-08-18

申请号：CN201810083321.0

申请日：2018-01-29

Applicant: 瑞萨电子株式会社

Inventor： 菅长利文

IPC: H01L23/522 ,  H01L23/528 ,  H01L21/768

Abstract: 本发明的目的是改善半导体器件的操作特性。半导体器件具有形成在半导体衬底上方的接触插塞、耦合到接触插塞的上表面的金属布线以及形成在金属布线中的狭缝。此外，在平面图中的X方向上，接触插塞形成在金属布线的端部处，并且狭缝形成在与接触插塞分开的位置处。在金属布线端部处的上表面的边缘与狭缝的上表面之间的在X方向上的距离大于或等于接触插塞的上表面在X方向上的第一插塞直径并且小于或等于所述第一插塞直径的两倍。

公开(公告)号：CN108417557A

公开(公告)日：2018-08-17

申请号：CN201810083321.0

申请日：2018-01-29

Applicant: 瑞萨电子株式会社

Inventor： 菅长利文

IPC: H01L23/522 ,  H01L23/528 ,  H01L21/768

Abstract: 本发明的目的是改善半导体器件的操作特性。半导体器件具有形成在半导体衬底上方的接触插塞、耦合到接触插塞的上表面的金属布线以及形成在金属布线中的狭缝。此外，在平面图中的X方向上，接触插塞形成在金属布线的端部处，并且狭缝形成在与接触插塞分开的位置处。在金属布线端部处的上表面的边缘与狭缝的上表面之间的在X方向上的距离大于或等于接触插塞的上表面在X方向上的第一插塞直径并且小于或等于所述第一插塞直径的两倍。