公开(公告)号：CN1983024B

公开(公告)日：2012-01-25

申请号：CN200610173295.8

申请日：2006-12-15

Applicant: 瑞萨电子株式会社

Inventor： 奥野满 ,  茂庭明美

IPC: G03F1/00 ,  H01L21/027

CPC classification number: G03F1/30 ,  G03F1/70 ,  G03F7/70466

Abstract: 本发明公开了使用利文森型掩模的图形形成方法及该掩模的制造方法。一种图形形成方法，包括具有第一最小尺寸(Dmin1)的第一图形部(10a)和第二最小尺寸(Dmin2)的第二图形部(10b)，其中包括使用利文森型掩模进行曝光的第一曝光步骤和使用半色调型掩模进行曝光的第二曝光步骤。第二最小尺寸(Dmin2)为第一最小尺寸(Dmin1)的1.3倍以上时，第二曝光步骤的曝光量设为第一曝光步骤的曝光量以下。

公开(公告)号：CN101539720B

公开(公告)日：2013-07-10

申请号：CN200910003947.7

申请日：2009-01-23

Applicant: 瑞萨电子株式会社

Inventor： 南出步 ,  茂庭明美 ,  坂井淳二郎 ,  石桥学

IPC: G03F1/38

CPC classification number: G03F1/36 ,  Y10T29/41

Abstract: 本发明公开了一种光掩模、半导体器件制造系统和半导体器件制造方法，其即使在主特征随机设置的情况下也能够抑制聚焦深度的恶化。次特征由位于外部四边形内部的四边形次特征置换，该外部四边形包括原始次特征的最外部分作为其外围的一部分。置换后的次特征优选为方形，其侧边的长度根据相关联的外部四边形的长度确定。置换后的次特征的中心位置优选地与外部四边形的中心或者包括原始次特征的区域的重心相一致。

公开(公告)号：CN102073224B

公开(公告)日：2012-11-28

申请号：CN201110040479.8

申请日：2006-12-15

Applicant: 瑞萨电子株式会社

Inventor： 奥野满 ,  茂庭明美

IPC: G03F7/20

CPC classification number: G03F1/30 ,  G03F1/70 ,  G03F7/70466

Abstract: 本发明涉及使用利文森型掩模的图形形成方法及该掩模的制造方法，该图形形成方法，包括具有第一最小尺寸（Dmin1）的第一图形部（10a）和第二最小尺寸（Dmin2）的第二图形部（10b），其中包括使用利文森型掩模进行曝光的第一曝光步骤和使用半色调型掩模进行曝光的第二曝光步骤。第二最小尺寸（Dmin2）为第一最小尺寸（Dmin1）的1.3倍以上时，第二曝光步骤的曝光量设为第一曝光步骤的曝光量以下。

公开(公告)号：CN102073224A

公开(公告)日：2011-05-25

申请号：CN201110040479.8

申请日：2006-12-15

Applicant: 瑞萨电子株式会社

Inventor： 奥野满 ,  茂庭明美

IPC: G03F7/20

CPC classification number: G03F1/30 ,  G03F1/70 ,  G03F7/70466

Abstract: 本发明涉及使用利文森型掩模的图形形成方法及该掩模的制造方法，该图形形成方法，包括具有第一最小尺寸（Dmin1）的第一图形部（10a）和第二最小尺寸（Dmin2）的第二图形部（10b），其中包括使用利文森型掩模进行曝光的第一曝光步骤和使用半色调型掩模进行曝光的第二曝光步骤。第二最小尺寸（Dmin2）为第一最小尺寸（Dmin1）的1.3倍以上时，第二曝光步骤的曝光量设为第一曝光步骤的曝光量以下。