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公开(公告)号：CN105743597B
公开(公告)日：2019-04-05
申请号：CN201510870384.7
申请日：2015-12-02
申请人： 瑞萨电子株式会社
IPC分类号： H04J3/06
摘要： 本发明的各个实施例涉及半导体装置、电子装置模块和网络系统。一种半导体装置，其包括调节电路，该调节电路根据与参考时钟同步的发送循环向需被控制的装置发送控制信号。需被控制的装置具有：第一时段，在该第一时段中，允许将控制信号提供给需被控制的装置；和第二时段，与该第一时段相比，在该第二时段中将控制信号提供给需被控制的装置是不可取的。调节电路配置为：当控制信号的根据发送循环确定的发送定时在第二时段内时，调节控制信号的发送定时，从而将在第一时段中发送控制信号。
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公开(公告)号：CN109117395B
公开(公告)日：2021-10-12
申请号：CN201810783747.7
申请日：2013-11-25
申请人： 瑞萨电子株式会社
IPC分类号： G06F13/24
摘要： 本公开的实施例涉及微计算机。微计算机被提供用于每个工业装置以对它们进行同步控制，并且微计算机包括CPU、外围模块和通信接口。外围模块基于特定控制参数控制外部装置。通信接口包括时间寄存器，所述时间寄存器以时间序列与其它设备同步。如果连续设置的校正时间与时间寄存器匹配，则通信接口向CPU和外围模块发出CPU中断和外围模块中断。响应于外围模块中断，外围模块将控制参数从当前值变为更新值。响应于CPU中断，CPU启动更新程序来计算控制参数的下一更新值并将计算值写入到外围模块。
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公开(公告)号：CN109117395A
公开(公告)日：2019-01-01
申请号：CN201810783747.7
申请日：2013-11-25
申请人： 瑞萨电子株式会社
IPC分类号： G06F13/24
摘要： 本公开的实施例涉及微计算机。微计算机被提供用于每个工业装置以对它们进行同步控制，并且微计算机包括CPU、外围模块和通信接口。外围模块基于特定控制参数控制外部装置。通信接口包括时间寄存器，所述时间寄存器以时间序列与其它设备同步。如果连续设置的校正时间与时间寄存器匹配，则通信接口向CPU和外围模块发出CPU中断和外围模块中断。响应于外围模块中断，外围模块将控制参数从当前值变为更新值。响应于CPU中断，CPU启动更新程序来计算控制参数的下一更新值并将计算值写入到外围模块。
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公开(公告)号：CN111800224B
公开(公告)日：2024-09-17
申请号：CN202010261305.3
申请日：2020-04-03
申请人： 瑞萨电子株式会社
发明人： 泷常雄一
IPC分类号： H04L1/00
摘要： 本申请涉及通信设备。提供了用于检测接收到的帧的丢失的技术。通信设备包括用于接收包括多个数据的帧的接收单元、用于临时存储多个数据的第一存储器、用于存储每个数据的传输规则的第二存储器、用于向其分配每个数据的多个第三存储器、与每个第三存储器相关联的处理器和用于控制每个数据的传输的存储器控制单元。在第二数据包括最后数据标志的情况下，当第一数据不是帧的最后数据或者第一数据的大小大于由第二数据定义的大小时，存储器控制单元输出错误。
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公开(公告)号：CN105743597A
公开(公告)日：2016-07-06
申请号：CN201510870384.7
申请日：2015-12-02
申请人： 瑞萨电子株式会社
IPC分类号： H04J3/06
CPC分类号： H04N5/067 , H04N5/04 , H04N5/12 , H04J3/0682 , H04J3/0667
摘要： 本发明的各个实施例涉及半导体装置、电子装置模块和网络系统。一种半导体装置，其包括调节电路，该调节电路根据与参考时钟同步的发送循环向需被控制的装置发送控制信号。需被控制的装置具有：第一时段，在该第一时段中，允许将控制信号提供给需被控制的装置；和第二时段，与该第一时段相比，在该第二时段中将控制信号提供给需被控制的装置是不可取的。调节电路配置为：当控制信号的根据发送循环确定的发送定时在第二时段内时，调节控制信号的发送定时，从而将在第一时段中发送控制信号。
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公开(公告)号：CN111800224A
公开(公告)日：2020-10-20
申请号：CN202010261305.3
申请日：2020-04-03
申请人： 瑞萨电子株式会社
发明人： 泷常雄一
IPC分类号： H04L1/00
摘要： 本申请涉及通信设备。提供了用于检测接收到的帧的丢失的技术。通信设备包括用于接收包括多个数据的帧的接收单元、用于临时存储多个数据的第一存储器、用于存储每个数据的传输规则的第二存储器、用于向其分配每个数据的多个第三存储器、与每个第三存储器相关联的处理器和用于控制每个数据的传输的存储器控制单元。在第二数据包括最后数据标志的情况下，当第一数据不是帧的最后数据或者第一数据的大小大于由第二数据定义的大小时，存储器控制单元输出错误。
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公开(公告)号：CN103838149B
公开(公告)日：2018-08-07
申请号：CN201310603564.X
申请日：2013-11-25
申请人： 瑞萨电子株式会社
IPC分类号： G05B15/02
摘要： 微计算机被提供用于每个工业装置以对它们进行同步控制,并且微计算机包括CPU、外围模块和通信接口。外围模块基于特定控制参数控制外部装置。通信接口包括时间寄存器,所述时间寄存器以时间序列与其它设备同步。如果连续设置的校正时间与时间寄存器匹配,则通信接口向CPU和外围模块发出CPU中断和外围模块中断。响应于外围模块中断,外围模块将控制参数从当前值变为更新值。响应于CPU中断,CPU启动更新程序来计算控制参数的下更新值并将计算值写入到外围模块。
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公开(公告)号：CN103838149A
公开(公告)日：2014-06-04
申请号：CN201310603564.X
申请日：2013-11-25
申请人： 瑞萨电子株式会社
IPC分类号： G05B15/02
摘要： 微计算机被提供用于每个工业装置以对它们进行同步控制，并且微计算机包括CPU、外围模块和通信接口。外围模块基于特定控制参数控制外部装置。通信接口包括时间寄存器，所述时间寄存器以时间序列与其它设备同步。如果连续设置的校正时间与时间寄存器匹配，则通信接口向CPU和外围模块发出CPU中断和外围模块中断。响应于外围模块中断，外围模块将控制参数从当前值变为更新值。响应于CPU中断，CPU启动更新程序来计算控制参数的下一更新值并将计算值写入到外围模块。
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