公开(公告)号：CN103681352A

公开(公告)日：2014-03-26

申请号：CN201310393395.1

申请日：2013-09-03

Applicant: 瑞萨电子株式会社

Inventor： 三原竜善

IPC: H01L21/336 ,  H01L21/285

CPC classification number: H01L27/0629 ,  G11C11/5671 ,  G11C16/0466 ,  G11C16/0475 ,  H01L21/823468 ,  H01L27/1104 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/66545 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明涉及用于制造半导体器件的方法。本发明实现了对具有分栅型MONOS存储器的半导体器件的可靠性的提高。ONO膜和第二多晶硅膜被依次形成以便在第一多晶硅膜与伪栅电极之间进行填充。然后，去除伪栅电极。然后，对第一及第二多晶硅膜的上表面进行抛光，由此经由ONO膜在由第一多晶硅膜形成的控制栅电极的侧壁处形成由第二多晶硅膜形成的存储器栅电极。结果，形成了侧壁的垂直度高的且膜厚均匀的存储器栅电极。

公开(公告)号：CN107123652B

公开(公告)日：2023-06-06

申请号：CN201710040163.6

申请日：2017-01-20

Applicant: 瑞萨电子株式会社

Inventor： 三原竜善

IPC: H10B43/30 ,  H10B43/35 ,  H01L29/792

Abstract: 本发明涉及半导体装置以及用于制造半导体装置的方法。半导体装置包括包含主表面的半导体衬底、形成在主表面上方的元件分离膜以及从元件分离膜突出并且在平面视图中的第一方向上延伸的鳍。半导体装置进一步包括控制栅极电极和存储器栅极电极，其中控制栅极电极通过栅极绝缘膜沿着鳍的表面在与第一方向垂直的第二方向上延伸，并且与元件分离膜的第一主表面重叠，存储器栅极电极通过绝缘膜沿着鳍的表面在第二方向上延伸并且与元件分离膜的第二主表面重叠，其中相对于主表面，第二主表面低于第一主表面。

公开(公告)号：CN108198817B

公开(公告)日：2021-12-24

申请号：CN201711466698.6

申请日：2013-09-03

Applicant: 瑞萨电子株式会社

Inventor： 三原竜善

IPC: H01L27/11568

Abstract: 本公开涉及用于制造半导体器件的方法。本发明实现了对具有分栅型MONOS存储器的半导体器件的可靠性的提高。ONO膜和第二多晶硅膜被依次形成以便在第一多晶硅膜与伪栅电极之间进行填充。然后，去除伪栅电极。然后，对第一及第二多晶硅膜的上表面进行抛光，由此经由ONO膜在由第一多晶硅膜形成的控制栅电极的侧壁处形成由第二多晶硅膜形成的存储器栅电极。结果，形成了侧壁的垂直度高的且膜厚均匀的存储器栅电极。

公开(公告)号：CN108198817A

公开(公告)日：2018-06-22

申请号：CN201711466698.6

申请日：2013-09-03

Applicant: 瑞萨电子株式会社

Inventor： 三原竜善

IPC: H01L27/11568

CPC classification number: H01L27/0629 ,  G11C11/5671 ,  G11C16/0466 ,  G11C16/0475 ,  H01L21/823468 ,  H01L27/1104 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/66545 ,  H01L29/66833 ,  H01L29/792

Abstract: 本公开涉及用于制造半导体器件的方法。本发明实现了对具有分栅型MONOS存储器的半导体器件的可靠性的提高。ONO膜和第二多晶硅膜被依次形成以便在第一多晶硅膜与伪栅电极之间进行填充。然后，去除伪栅电极。然后，对第一及第二多晶硅膜的上表面进行抛光，由此经由ONO膜在由第一多晶硅膜形成的控制栅电极的侧壁处形成由第二多晶硅膜形成的存储器栅电极。结果，形成了侧壁的垂直度高的且膜厚均匀的存储器栅电极。

公开(公告)号：CN103681352B

公开(公告)日：2018-01-12

申请号：CN201310393395.1

申请日：2013-09-03

Applicant: 瑞萨电子株式会社

Inventor： 三原竜善

IPC: H01L21/336 ,  H01L21/285

CPC classification number: H01L27/0629 ,  G11C11/5671 ,  G11C16/0466 ,  G11C16/0475 ,  H01L21/823468 ,  H01L27/1104 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/66545 ,  H01L29/66833 ,  H01L29/792

Abstract: 本公开涉及用于制造半导体器件的方法。本发明实现了对具有分栅型MONOS存储器的半导体器件的可靠性的提高。ONO膜和第二多晶硅膜被依次形成以便在第一多晶硅膜与伪栅电极之间进行填充。然后，去除伪栅电极。然后，对第一及第二多晶硅膜的上表面进行抛光，由此经由ONO膜在由第一多晶硅膜形成的控制栅电极的侧壁处形成由第二多晶硅膜形成的存储器栅电极。结果，形成了侧壁的垂直度高的且膜厚均匀的存储器栅电极。

公开(公告)号：CN107123652A

公开(公告)日：2017-09-01

申请号：CN201710040163.6

申请日：2017-01-20

Applicant: 瑞萨电子株式会社

Inventor： 三原竜善

IPC: H01L27/11568 ,  H01L27/1157 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L27/0886 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/0653 ,  H01L29/66795 ,  H01L29/66833 ,  H01L29/7851 ,  H01L27/11568

Abstract: 本发明涉及半导体装置以及用于制造半导体装置的方法。半导体装置包括包含主表面的半导体衬底、形成在主表面上方的元件分离膜以及从元件分离膜突出并且在平面视图中的第一方向上延伸的鳍。半导体装置进一步包括控制栅极电极和存储器栅极电极，其中控制栅极电极通过栅极绝缘膜沿着鳍的表面在与第一方向垂直的第二方向上延伸，并且与元件分离膜的第一主表面重叠，存储器栅极电极通过绝缘膜沿着鳍的表面在第二方向上延伸并且与元件分离膜的第二主表面重叠，其中相对于主表面，第二主表面低于第一主表面。

公开(公告)号：CN108231561B

公开(公告)日：2023-05-26

申请号：CN201710726739.4

申请日：2017-08-23

Applicant: 瑞萨电子株式会社

Inventor： 三原竜善

IPC: H01L21/28 ,  H01L21/336 ,  H10B43/30 ,  H01L29/792

Abstract: 本发明涉及半导体装置的制造方法和半导体装置，提高半导体装置的制造成品率。形成虚设控制栅电极(DG)和存储器栅电极(MG)，以覆盖它们的方式形成层间绝缘膜(IL1)后，研磨层间绝缘膜(IL1)使虚设控制栅电极(DG)和存储器栅电极(MG)露出。之后，通过蚀刻去除虚设控制栅电极(DG)后，在作为去除了虚设控制栅电极(DG)的区域的槽内形成控制栅电极。虚设控制栅电极(DG)由非掺杂或n型的硅膜构成，存储器栅电极(MG)由p型的硅膜构成。在去除虚设控制栅电极(DG)的工序中，在虚设控制栅电极(DG)和存储器栅电极(MG)露出的状态下，在存储器栅电极(MG)比虚设控制栅电极(DG)不易被蚀刻的条件下进行蚀刻，去除虚设控制栅电极(DG)。

公开(公告)号：CN108231561A

公开(公告)日：2018-06-29

申请号：CN201710726739.4

申请日：2017-08-23

Applicant: 瑞萨电子株式会社

Inventor： 三原竜善

IPC: H01L21/28 ,  H01L21/336 ,  H01L27/11568 ,  H01L29/792

CPC classification number: H01L27/1157 ,  H01L21/3086 ,  H01L21/32134 ,  H01L21/823821 ,  H01L27/0924 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/40117 ,  H01L29/42344 ,  H01L29/4933 ,  H01L29/66545 ,  H01L29/7851 ,  H01L29/7855 ,  H01L29/792 ,  H01L29/66833

Abstract: 本发明涉及半导体装置的制造方法和半导体装置，提高半导体装置的制造成品率。形成虚设控制栅电极(DG)和存储器栅电极(MG)，以覆盖它们的方式形成层间绝缘膜(IL1)后，研磨层间绝缘膜(IL1)使虚设控制栅电极(DG)和存储器栅电极(MG)露出。之后，通过蚀刻去除虚设控制栅电极(DG)后，在作为去除了虚设控制栅电极(DG)的区域的槽内形成控制栅电极。虚设控制栅电极(DG)由非掺杂或n型的硅膜构成，存储器栅电极(MG)由p型的硅膜构成。在去除虚设控制栅电极(DG)的工序中，在虚设控制栅电极(DG)和存储器栅电极(MG)露出的状态下，在存储器栅电极(MG)比虚设控制栅电极(DG)不易被蚀刻的条件下进行蚀刻，去除虚设控制栅电极(DG)。