-
公开(公告)号：CN119789524A
公开(公告)日：2025-04-08
申请号：CN202411295489.X
申请日：2024-09-14
Applicant: 株式会社日本显示器
Abstract: 本发明涉及半导体装置。提供一种对于不同特性的晶体管可分别得到良好特性的生产率高的半导体装置。半导体装置具有：第1半导体层；与上述第1半导体层对置的第1栅电极；上述第1半导体层与上述第1栅电极之间的第1栅极绝缘层；设置在上述第1栅电极的上方的第1绝缘层；设置在俯视下与上述第1半导体层重叠的区域、且与上述第1半导体层电连接的第1电极；由与上述第1半导体层不同的材料构成的第2半导体层；与上述第2半导体层对置的第2栅电极；上述第2半导体层与上述第2栅电极之间的第2栅极绝缘层；设置在俯视下与上述第2半导体层重叠的区域、且与上述第2半导体层电连接的第2电极；和上述第2半导体层与上述第2电极之间的第1金属氮化物层。
-
公开(公告)号：CN116741781A
公开(公告)日：2023-09-12
申请号：CN202310111983.5
申请日：2023-02-14
Applicant: 株式会社日本显示器
Abstract: 本发明提供一种显示装置，其目的在于减少显示装置中的显示不均。显示装置包括：发光元件；在发光元件与驱动电源线之间串联连接的第1晶体管以及第2晶体管；与第1晶体管的栅极电极电连接的第3晶体管；以及在第1晶体管的漏极与发光元件之间并联连接的第4晶体管，第1晶体管的沟道宽度W1与沟道长度L1之比(W1/L1比)以及第2晶体管的沟道宽度W2与沟道长度L2之比(W2/L2比)比第3晶体管的沟道宽度W3与沟道长度L3之比(W3/L3比)以及第4晶体管的沟道宽度W4与沟道长度L4之比(W4/L4比)大。
-
公开(公告)号：CN116057610A
公开(公告)日：2023-05-02
申请号：CN202180057008.X
申请日：2021-07-13
Applicant: 株式会社日本显示器
IPC: G09F9/30
Abstract: 显示装置包括基板(101)、发光元件(230)、第1晶体管(210A)和第2晶体管(250)，第1晶体管包括设置在基板上的第1栅电极(204_1)、设置在第1栅电极上的第1绝缘膜(206)、设置在第1绝缘膜上并具有与第1栅电极重叠的区域的第1氧化物半导体层(208_1)、设置在第1氧化物半导体层上的第2绝缘膜(212)和设置在第2绝缘膜上的第1导电层(218)，第2晶体管包括设置在基板上的第1绝缘膜、设置在第1绝缘膜上的第2氧化物半导体层(208_2)、设置在第1氧化物半导体层及第2氧化物半导体层上并具有比第1绝缘膜的膜厚小的膜厚的第2绝缘膜、和设置在第2绝缘膜上并具有与第2氧化物半导体层重叠的区域的第2栅电极(214)。
-
公开(公告)号：CN114792695A
公开(公告)日：2022-07-26
申请号：CN202210085605.X
申请日：2022-01-25
Applicant: 株式会社日本显示器
IPC: H01L27/12
Abstract: 根据一个实施方式，半导体装置具备：多晶硅半导体；配置于多晶硅半导体之上的中间绝缘层；配置于中间绝缘层之上的氧化物半导体；配置于中间绝缘层之上及氧化物半导体之上的第二绝缘层；配置于第二绝缘层之上并位于氧化物半导体正上方的栅极电极；第一导电层，经由贯通中间绝缘层及第二绝缘层的第一接触孔与多晶硅半导体接触，经由贯通第二绝缘层的第二接触孔与氧化物半导体接触；以及第二导电层，在第一接触孔和第二接触孔之间与第一导电层层叠，第一导电层具有从第二接触孔向栅极电极延伸的延伸部，第二导电层不层叠于延伸部，第一导电层的膜厚小于第二导电层的膜厚。
-
公开(公告)号：CN119744087A
公开(公告)日：2025-04-01
申请号：CN202411322598.6
申请日：2024-09-23
Applicant: 株式会社日本显示器
IPC: H10K59/121 , H10K59/131
Abstract: 本发明提供一种显示装置。提高显示装置的可靠性。显示装置包括发光元件、第1晶体管和第2晶体管，第1晶体管包括：第1栅电极，其设置在基板上；第1绝缘膜，其设置在第1栅电极上；第1氧化物半导体层，其设置在第1绝缘膜上，并具有与第1栅电极重叠的区域；第2绝缘膜，其设置在第1氧化物半导体层上；和第1导电层，其设置在第2绝缘膜上，第2晶体管包括：第1绝缘膜，其设置在基板上；第2氧化物半导体层，其设置在第1绝缘膜上；第2绝缘膜，其设置在第1氧化物半导体层及第2氧化物半导体层上，并具有比第1绝缘膜的膜厚小的膜厚；和第2栅电极，其设置在第2绝缘膜上，并具有与第2氧化物半导体层重叠的区域。
-
Patent Agency Ranking
公开(公告)号：CN119767770A
公开(公告)日：2025-04-04
申请号：CN202411242184.2
申请日：2024-09-05
Applicant: 株式会社日本显示器
IPC: H10D64/27 , H10K59/121
Abstract: 本发明涉及半导体装置及显示装置。课题在于抑制特性劣化并且改善包含氧化物半导体的半导体装置的可靠性。半导体装置包含：绝缘表面之上的具有多晶结构的氧化物半导体层；前述氧化物半导体层之上的第1栅极绝缘层；前述第1栅极绝缘层之上的中间层；前述中间层之上的第2栅极绝缘层；和前述第2栅极绝缘层之上的栅极布线，前述氧化物半导体层具有沟道区域及导电区域，前述第1栅极绝缘层与前述沟道区域及前述导电区域重叠，前述中间层及前述第2栅极绝缘层与前述沟道区域重叠并且与前述导电区域不重叠，前述导电区域的薄层电阻为1000Ω/sq.以下。
-
公开(公告)号：CN119767750A
公开(公告)日：2025-04-04
申请号：CN202411240269.7
申请日：2024-09-05
Applicant: 株式会社日本显示器
Abstract: 本发明涉及半导体装置及显示装置。课题在于改善包含氧化物半导体的半导体装置的可靠性。半导体装置包含：第1绝缘层；前述第1绝缘层之上的具有多晶结构的氧化物半导体层；前述氧化物半导体层之上的栅极绝缘层；前述栅极绝缘层之上的缓冲层；前述缓冲层之上的栅极布线；和前述栅极布线之上的第2绝缘层，前述氧化物半导体层具有朝向第1方向排列的第1区域、第2区域及第3区域，前述第2区域的电阻率比前述第1区域的电阻率高、比前述第3区域的电阻率低，前述第3区域的薄层电阻为1000Ω/sq.以下。
-
公开(公告)号：CN119767738A
公开(公告)日：2025-04-04
申请号：CN202411368509.1
申请日：2024-09-27
Applicant: 株式会社日本显示器
Abstract: 本发明涉及半导体装置。提供迁移率及可靠性高的半导体装置。半导体装置具有：氧化物半导体层；与前述氧化物半导体层对置的第1栅电极；前述氧化物半导体层与前述第1栅电极之间的第1栅极绝缘层；设置在俯视观察下与前述氧化物半导体层重叠的区域、并与前述氧化物半导体层电连接的电极；和前述氧化物半导体层与前述电极之间的金属氮化物层，前述氧化物半导体层是多晶的，前述氧化物半导体层在40℃的温度时的包含磷酸作为主成分的蚀刻液中的蚀刻速率小于3nm/min。
-
公开(公告)号：CN119767782A
公开(公告)日：2025-04-04
申请号：CN202411357136.8
申请日：2024-09-27
Applicant: 株式会社日本显示器
IPC: H10D84/83 , H01L23/528 , H10D62/40
Abstract: 本发明提供一种具有高的可靠性的半导体装置。半导体装置包含：氧化物半导体层，其包含含有杂质元素的杂质区域，且具有多晶结构；栅极电极，其设置在氧化物半导体层上；绝缘层，其设置在氧化物半导体层与栅极电极之间；第1接触孔，其贯通绝缘层，且露出杂质区域；第2接触孔，其至少贯通绝缘层，且具有比第1接触孔的深度更大的深度；和连接布线，其经由第1接触孔及第2接触孔，将杂质区域和通过第2接触孔而露出的层进行电连接；其中，连接布线包含第1导电层以及第1导电层上的第2导电层，第1导电层中的从第2导电层露出的部分含有杂质元素。
-
公开(公告)号：CN119767751A
公开(公告)日：2025-04-04
申请号：CN202411341883.2
申请日：2024-09-25
Applicant: 株式会社日本显示器
Abstract: 本发明涉及半导体装置。提供具有高的可靠性的半导体装置。半导体装置包含：栅电极；具有多晶结构的氧化物半导体层；栅电极与氧化物半导体层之间的栅极绝缘层；和氧化物半导体层上的源电极及漏电极，氧化物半导体层包含：源极区域，其包含杂质元素，与源电极电连接；漏极区域，其包含杂质元素，与漏电极电连接；源极区域与漏极区域之间的沟道区域；第1区域，其包含沿着从源极区域朝向漏极区域的第1方向延伸的第1缘部，且与沟道区域邻接，第1区域具有比源极区域及漏极区域的各自高的电阻率，在40℃时使用包含磷酸作为主成分的蚀刻液对氧化物半导体层进行蚀刻时的蚀刻速率小于3nm/min。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.018 seconds)
