公开(公告)号：CN1937474A

公开(公告)日：2007-03-28

申请号：CN200610144718.3

申请日：2006-08-04

Applicant: 株式会社东芝

Inventor： 镝木智 ,  关谷昌弘

IPC: H04L1/00

CPC classification number: H04L1/1819 ,  H04L1/0086 ,  H04L1/1607 ,  H04L1/1838 ,  H04L1/1854 ,  H04L1/1887 ,  H04L2001/0098

Abstract: 一种通信方法，包括：发送装置连续地发送多个帧或分组；接收到被发送的帧或分组的接收装置对于帧或分组中的每一个进行解码处理；接收装置根据解码处理的结果对发送装置进行送达确认。发送装置对多个帧或分组选择性地应用2种或2种以上的纠错编码方式或检错编码方式。

公开(公告)号：CN1937474B

公开(公告)日：2013-05-22

申请号：CN200610144718.3

申请日：2006-08-04

Applicant: 株式会社东芝

Inventor： 镝木智 ,  关谷昌弘

IPC: H04L1/00

CPC classification number: H04L1/1819 ,  H04L1/0086 ,  H04L1/1607 ,  H04L1/1838 ,  H04L1/1854 ,  H04L1/1887 ,  H04L2001/0098

Abstract: 一种通信方法，包括：发送装置连续地发送多个帧或分组；接收到被发送的帧或分组的接收装置对于帧或分组中的每一个进行解码处理；接收装置根据解码处理的结果对发送装置进行送达确认。发送装置对多个帧或分组选择性地应用2种或2种以上的纠错编码方式或检错编码方式。

公开(公告)号：CN1517869A

公开(公告)日：2004-08-04

申请号：CN200410002072.6

申请日：2004-01-09

Applicant: 株式会社东芝

Inventor： 镝木智 ,  宮本幸昌 ,  菅野伸一 ,  樽家昌也 ,  大根田拓

IPC: G06F9/46

CPC classification number: G06F9/3012 ,  G06F9/30123 ,  G06F9/30134 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3851

Abstract: 本发明相关的处理器具备以下部件：数据处理部件将对某数据时间分割为至少一个以上的处理作为执行单位，对每个该执行单位执行处理；第1存储部件针对预先决定的执行单位存储在该执行单位的处理中使用的数据；第2存储部件存储使用从第1存储部件取得的数据进行了该执行单位的处理后的处理结果，同时在有使用该存储的处理结果的其他执行单位的情况下，存储在该其他执行单位的处理中使用的数据；执行单位判断部件判断第1存储部件是否保持了用于执行单位的处理的数据、以及第2存储部件是否具有存储执行单位的处理结果的空区域；执行单位决定部件根据执行单位判断部件的判断结果，从多个执行单位中决定下一个应该启动的执行单位。