公开(公告)号：CN104685572A

公开(公告)日：2015-06-03

申请号：CN201380049900.9

申请日：2013-10-29

申请人： 松下知识产权经营株式会社

发明人： 上田孝典 ,  河野和幸 ,  村久木康夫 ,  中山雅义 ,  石飞百合子 ,  高桥桂太

IPC分类号： G11C13/00 ,  G11C11/15

摘要： 本申请提供一种非易失性半导体存储装置。存储器阵列(10)具备：由第一单元晶体管和变阻元件的串联连接所构成的变阻型存储器单元阵列(11)、以及由第二单元晶体管和电阻元件的串联连接所构成的参考单元阵列(12)，参考单元阵列(12)的第二单元晶体管被连接至参考源极线(RSL)，电阻元件被连接至参考位线(RBL)，参考位线(RBL)在存储器单元阵列(11)内连接着虚拟存储器单元，虚拟存储器单元的变阻元件的两端被参考位线(RBL)短路。

公开(公告)号：CN105378849B

公开(公告)日：2018-04-10

申请号：CN201480040110.9

申请日：2014-06-26

申请人： 松下知识产权经营株式会社

发明人： 石飞百合子 ,  诹访仁史

IPC分类号： G11C13/00 ,  G11C11/15

CPC分类号： G11C13/0069 ,  G11C11/16 ,  G11C11/1675 ,  G11C11/1677 ,  G11C13/0007 ,  G11C13/0023 ,  G11C13/0035 ,  G11C13/004 ,  G11C13/0064 ,  G11C2013/0073 ,  G11C2013/0076

摘要： 在能够实现以比特为单位的双向改写的非易失性半导体存储装置中，使存储单元的耐久特性以及数据保持特性提高，同时高速地实施改写动作。设置与写入状态的变化的数量相应的逻辑电路(203、204)，并行地实施改写开始时的存储器读出数据(RO)和被给予的写入数据(DIN)的比较，使表示数据改写的要否的改写比特信息的生成高速化。此外，在存储器电改写实施后，基于保持在内部存储电路(205、206)中的改写比特信息来实施改写判定，由此防止针对改写完成的存储单元的无用的追加写入。

公开(公告)号：CN104685572B

公开(公告)日：2017-05-10

申请号：CN201380049900.9

申请日：2013-10-29

申请人： 松下知识产权经营株式会社

发明人： 上田孝典 ,  河野和幸 ,  村久木康夫 ,  中山雅义 ,  石飞百合子 ,  高桥桂太

IPC分类号： G11C13/00 ,  G11C11/15

摘要： 本申请提供一种非易失性半导体存储装置。存储器阵列(10)具备：由第一单元晶体管和变阻元件的串联连接所构成的变阻型存储器单元阵列(11)、以及由第二单元晶体管和电阻元件的串联连接所构成的参考单元阵列(12)，参考单元阵列(12)的第二单元晶体管被连接至参考源极线(RSL)，电阻元件被连接至参考位线(RBL)，参考位线(RBL)在存储器单元阵列(11)内连接着虚拟存储器单元，虚拟存储器单元的变阻元件的两端被参考位线(RBL)短路。

公开(公告)号：CN105378849A

公开(公告)日：2016-03-02

申请号：CN201480040110.9

申请日：2014-06-26

申请人： 松下知识产权经营株式会社

发明人： 石飞百合子 ,  诹访仁史

IPC分类号： G11C13/00 ,  G11C11/15

CPC分类号： G11C13/0069 ,  G11C11/16 ,  G11C11/1675 ,  G11C11/1677 ,  G11C13/0007 ,  G11C13/0023 ,  G11C13/0035 ,  G11C13/004 ,  G11C13/0064 ,  G11C2013/0073 ,  G11C2013/0076

摘要： 在能够实现以比特为单位的双向改写的非易失性半导体存储装置中，使存储单元的耐久特性以及数据保持特性提高，同时高速地实施改写动作。设置与写入状态的变化的数量相应的逻辑电路(203、204)，并行地实施改写开始时的存储器读出数据(RO)和被给予的写入数据(DIN)的比较，使表示数据改写的要否的改写比特信息的生成高速化。此外，在存储器电改写实施后，基于保持在内部存储电路(205、206)中的改写比特信息来实施改写判定，由此防止针对改写完成的存储单元的无用的追加写入。