公开(公告)号：CN101504676A

公开(公告)日：2009-08-12

申请号：CN200910000773.9

申请日：2009-01-12

Applicant: 松下电器产业株式会社

Inventor： 藤本和彦 ,  横山贤司 ,  藤野健哉 ,  大桥贵子 ,  深泽浩公 ,  高木洋平 ,  藤田和久

IPC: G06F17/50 ,  H01L27/02 ,  H01L23/50

CPC classification number: H01L27/0207 ,  G06F17/5031 ,  H01L24/02 ,  H01L2924/01004 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/00

Abstract: 作为用于考虑从焊盘引起的应力的不利影响，提出了两种方法。作为一种方法，当计算由应力的不利影响引起的单元的延迟变化值时，计算的延迟变化值施加到所述单元，以便通过考虑应力的不利影响而执行定时分析等。于是，为了通过以不对位于所述焊盘下的通路、布线线路以及单元引起从所述焊盘施加的应力的不利影响的方式采用上述分析的结果而设计倒装芯片型LSI，采用不布置通路的物理结构。

公开(公告)号：CN101355077A

公开(公告)日：2009-01-28

申请号：CN200810213099.8

申请日：2005-08-19

Applicant: 松下电器产业株式会社

Inventor： 荒木章之 ,  木村文浩 ,  嶋田纯一 ,  藤田和久

IPC: H01L23/528 ,  H01L27/02 ,  H01L23/522

CPC classification number: H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体装置及该半导体装置的设计方法。通过让为了达到面积率而插到布线层的空闲区域的虚设金属布线有两个或者两个以上的地方连接在VDD或者VSS的电源布线上，便既能谋求电源布线的增强，又能达到所规定的面积率。因此，本发明提供了一种确保图案的面积率大于等于规定值、执行压降对策的半导体装置以及半导体装置的设计方法。

公开(公告)号：CN1750251A

公开(公告)日：2006-03-22

申请号：CN200510092631.1

申请日：2005-08-19

Applicant: 松下电器产业株式会社

Inventor： 荒木章之 ,  木村文浩 ,  嶋田纯一 ,  藤田和久

IPC: H01L21/768

CPC classification number: H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体装置及该半导体装置的设计方法。通过让为了达到面积率而插到布线层的空闲区域的虚设金属布线有两个或者两个以上的地方连接在VDD或者VSS的电源布线上，便既能谋求电源布线的增强，又能达到所规定的面积率。因此，本发明提供了一种确保图案的面积率大于等于规定值、执行压降对策的半导体装置以及半导体装置的设计方法。