公开(公告)号：CN101431054A

公开(公告)日：2009-05-13

申请号：CN200810161755.4

申请日：2008-09-26

Applicant: 松下电器产业株式会社

Inventor： 大塚惠美

IPC: H01L21/822 ,  H01L21/762 ,  H01L27/146

CPC classification number: H01L21/76224 ,  H01L27/1463 ,  H01L27/14689

Abstract: 一种半导体装置的制造方法及固体成像装置的制造方法，本发明所涉及的半导体装置的制造方法具备：在半导体基板上的第1绝缘薄膜上形成开口的元件分离区域图形的工序；在半导体基板的元件分离区域整体形成沟槽的工序；形成第2绝缘薄膜的工序，用于覆盖形成了图形的第1绝缘薄膜整体，并填埋于沟槽的内部；在经元件分离区域分隔开的活性区域内形成孔的工序；及，通过研磨除去形成了孔的第2绝缘薄膜，仅在沟槽内部残留第2绝缘薄膜的工序；在形成孔的工序中，设定第1电路区域中的间隔小于第2电路区域中的间隔，其中，所述间隔为经元件分离区域分割开的活性区域的外周与形成于该活性区域内的孔的区域的外周之间的间隔。

公开(公告)号：CN101106146A

公开(公告)日：2008-01-16

申请号：CN200710109943.8

申请日：2007-06-06

Applicant: 松下电器产业株式会社

Inventor： 大塚惠美 ,  内田干也 ,  宫川良平

IPC: H01L27/146 ,  H01L21/822

CPC classification number: H01L27/14609 ,  H01L27/1463 ,  H01L27/14689

Abstract: 包括在每个像素区域和外围电路区域中的N型半导体衬底114之上形成的N型外延层115；在像素区域中的N型外延层115上形成的第一P型阱1；以及在第一P型阱1中形成的并都是光电二极管部件的光接收区域117。外围电路区域包括：第二P型阱2，其从外围电路区域的表面200形成到所需的深度，并且都是N沟道MOS晶体管的部件；N型阱3，其从外围电路区域的表面200形成到所需的深度，并且都是P沟道MOS晶体管的部件；以及第三P型阱4，形成为具有这样的形状，从而可以隔离N型阱3和N型外延层115，并具有高于第一P型阱1的杂质浓度。