公开(公告)号：CN115408872A

公开(公告)日：2022-11-29

申请号：CN202211090321.6

申请日：2022-09-07

申请人： 杭州电子科技大学

发明人： 汪洁 ,  陈展飞 ,  刘军

IPC分类号： G06F30/20 ,  G06F30/18 ,  G06F17/11 ,  G06F111/10

摘要： 一种基于表面势的GaAs工艺pHEMT紧凑型模型的建模方法包括：建立基于表面势的GaAs pHEMT紧凑型本征模型；建立基于表面势的GaAs pHEMT紧凑型非本征模型；结合GaAs pHEMT器件的物理结构和行为机理，基于本征和非本征模型方程架构紧凑型模型及其模型拓扑结构；将表面势基GaAs pHEMT紧凑型模型，采用Verilog‑A语言进行描述；给出紧凑型模型参数提取方法。该方法解决了现有的GaAs PHEMT模型很难描述复杂的、非均匀的表面势函数特性、近似解不精确的问题，以及沟道电荷模型方程不连续、无法用于非线性电路仿真的问题。

公开(公告)号：CN117648901A

公开(公告)日：2024-03-05

申请号：CN202311798053.8

申请日：2023-12-25

申请人： 杭州电子科技大学

发明人： 蔡星 ,  陈展飞 ,  刘军

IPC分类号： G06F30/392 ,  G06F30/394 ,  G06F30/398

摘要： 本发明公开一种基于Cadence SiP Digital Layout的设计规则检查方法。该方法是通过编写SiP工具插件的方法对void间距进行了全面的检查，分为shape之间的void检查、shape轮廓的void检查以及shape内部void的检查三个部分，并将不符合规则的版图区域信息输出或者在版图上进行标记。本发明解决了现有的Cadence SiP Digital Layout检查void间距情况单一，无法满足实际基板版图设计检查需要的问题，确保设计的可制造性和性能，减少后期修复问题的成本，缩短了SiP设计制造的周期。

公开(公告)号：CN117829065A

公开(公告)日：2024-04-05

申请号：CN202311777872.4

申请日：2023-12-22

申请人： 杭州电子科技大学

发明人： 方晨 ,  刘军 ,  陈展飞

IPC分类号： G06F30/367

摘要： 本发明针对高频工作条件下InP HBT器件建模技术中去嵌算法技术的不足，提供一种基于等效电路去嵌的InP HBT器件建模方法：先构建用于1～110GHz频段的InP HBT器件建模的等效电路，包括以等效电路形式建立的GSG PAD模型和所述InP HBT器件；再将用于InP HBT器件建模的等效电路写入网表，通过对InP HBT器件的在片测试，调用HICUM模型源代码对InP HBT器件进行参数提取。本发明解决了目前的寄生等效电路缺乏高频寄生效应以及等效电路复杂度高的问题。