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公开(公告)号：CN113064565A
公开(公告)日：2021-07-02
申请号：CN202110196089.3
申请日：2021-02-22
Applicant: 杭州电子科技大学
IPC: G06F3/14
Abstract: 本发明公开了数码管动态扫描远程实时同步模拟显示方法，包括以下步骤：S1，当数码管的SELn使能信号为无效时，在T1时间内将SEGRn保持上一次使能信号有效时的状态，SELn无效持续时间超过T1，则将SEGRn更新为数码管全灭的状态，当数码管的SELn使能信号为有效时，将SEGRn更新为SEG；S2，在T2*N的时间内将SEGR1～SEGRn发送到远程客户端，并且在远程客户端根据SEGR1～SEGRn完成数码管的模拟显示。本发明为在线实验系统中数码管的实时同步模拟显示提供了一种切实可行的方案，本发明可以在远程客户端端实时的模拟出线下实验平台中数码管的显示效果。
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Patent Agency Ranking
公开(公告)号：CN113468088B
公开(公告)日：2023-11-17
申请号：CN202110687037.6
申请日：2021-06-21
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种在线FPGA实验设备USB端口批量匹配方法，解决在线实验平台下远程服务器端无法获取电脑设备管理器中FPGA的USB下载器与FPGA实验设备的具体对应关系，且可以无限制的添加带有编码的FPGA实验设备于实验平台，远程服务器端可以自动识别FPGA实验设备和端口的匹配关系，具有良好的扩展性。利用本地实验开发板FPGA芯片外挂了一片非配置用的Flash芯片,Flash芯片可以通过编码的比特流文件来存储设备编码和校验信息，不同编码的比特流文件保存在远程服务器端，可以从远程服务器端选择不同的编码的比特流文件下载到本地pc端，然后下载进FPGA实验设备上的FPGA芯片中，FPGA通过SPI接口往Flash芯片里写入32位的设备编码以及相应的校验字段。
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公开(公告)号：CN113296434A
公开(公告)日：2021-08-24
申请号：CN202110467301.5
申请日：2021-04-28
Applicant: 杭州电子科技大学
IPC: G05B19/042
Abstract: 本发明公开了一种基于FPGA开发平台的远程虚拟IO系统，FPGA开发平台包括底板、FPGA核心板、HDMI模块、视频编码器和服务器。通过远程PC端设置电路模式从而控制底板输入与输出方式，底板的USB模块从服务器获取PC端所设置的电路模式信息，并由CPLD模块和STM32模块对电路功能进行实现，电路输入模式包括翻转电平输入、琴键式输入、脉冲式输入、消抖式输入，输出模式包括数码管带译码输出、数码管不带译码输出、数码管全直连显示输出，并由底板发送向服务器发送电路信息，最后在远程PC端同步显示当前的电路状态。FPGA核心板输出LCD CON数据格式，经过HDMI模块、视频编码器、服务器，最终将图像信息显示在远程PC端。
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公开(公告)号：CN113468088A
公开(公告)日：2021-10-01
申请号：CN202110687037.6
申请日：2021-06-21
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种在线FPGA实验设备USB端口批量匹配方法，解决在线实验平台下远程服务器端无法获取电脑设备管理器中FPGA的USB下载器与FPGA实验设备的具体对应关系，且可以无限制的添加带有编码的FPGA实验设备于实验平台，远程服务器端可以自动识别FPGA实验设备和端口的匹配关系，具有良好的扩展性。利用本地实验开发板FPGA芯片外挂了一片非配置用的Flash芯片,Flash芯片可以通过编码的比特流文件来存储设备编码和校验信息，不同编码的比特流文件保存在远程服务器端，可以从远程服务器端选择不同的编码的比特流文件下载到本地pc端，然后下载进FPGA实验设备上的FPGA芯片中，FPGA通过SPI接口往Flash芯片里写入32位的设备编码以及相应的校验字段。
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公开(公告)号：CN111814417B
公开(公告)日：2023-09-26
申请号：CN202010531916.5
申请日：2020-06-11
Applicant: 杭州电子科技大学
IPC: G06F30/34
Abstract: 本发明公开了基于字符分隔值文件转换Verilog代码的方法：S1，读取字符分隔值总文件中的数据，根据总文件内的记录去搜索符合条件的字符分隔值子文件；S2，处理字符分隔值总文件和子文件内的数据，生成端口信号列表和变量定义部分的Verilog代码；S3，给每个字符分隔值子文件分配状态号区间，读取各个子文件内的状态跳转数据，生成状态跳转部分的Verilog代码；S4，读取每个字符分隔值子文件内对应状态所执行的操作，生成各个状态语句执行的Verilog代码。本发明为字符分隔值文件数据转化到硬件描述提供了切实可行的方案，当需要编写的状态机状态很多时，可有效简化状态的插入和删除问题以及子状态机间相互跳转问题，能够降低代码编写的出错率，提高开发的效率。
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公开(公告)号：CN111814417A
公开(公告)日：2020-10-23
申请号：CN202010531916.5
申请日：2020-06-11
Applicant: 杭州电子科技大学
IPC: G06F30/34
Abstract: 本发明公开了基于字符分隔值文件转换Verilog代码的方法：S1，读取字符分隔值总文件中的数据，根据总文件内的记录去搜索符合条件的字符分隔值子文件；S2，处理字符分隔值总文件和子文件内的数据，生成端口信号列表和变量定义部分的Verilog代码；S3，给每个字符分隔值子文件分配状态号区间，读取各个子文件内的状态跳转数据，生成状态跳转部分的Verilog代码；S4，读取每个字符分隔值子文件内对应状态所执行的操作，生成各个状态语句执行的Verilog代码。本发明为字符分隔值文件数据转化到硬件描述提供了切实可行的方案，当需要编写的状态机状态很多时，可有效简化状态的插入和删除问题以及子状态机间相互跳转问题，能够降低代码编写的出错率，提高开发的效率。
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