公开(公告)号：CN104348454A

公开(公告)日：2015-02-11

申请号：CN201410369698.4

申请日：2014-07-30

Applicant: 本田技研工业株式会社

Inventor： 谷高真一 ,  山内久美子 ,  小堀俊光

IPC: H03K17/08

CPC classification number: G01R31/2608 ,  G01R19/0092 ,  H03K17/0828 ,  H03K17/164 ,  H03K17/168 ,  H03K2217/0027

Abstract: 本发明提供一种半导体装置，其对向感测侧单元的浪涌电流的各种异常现象的产生进行抑制，并抑制对半导体装置的负面影响。一种半导体装置，其特征在于，具备：主区域的多个单元、感测区域的多个单元以及对各单元进行驱动的晶体管，在晶体管中的主区域的栅极电阻值与感测区域的栅极电阻值分别为Rgm、Rgs，晶体管中的主区域的寄生电容与感测区域的寄生电容分别为Cgm、Cgs时，根据CR延迟比D＝(Cgs/Cgm)*(Rgs/Rgm)，则感测区域的栅极切断时间比主区域的栅极切断时间设定得更早。

公开(公告)号：CN116805652A

公开(公告)日：2023-09-26

申请号：CN202310105330.6

申请日：2023-02-13

Applicant: 本田技研工业株式会社

Inventor： 中村研贵 ,  塚田能成 ,  小堀俊光 ,  前田康宏 ,  米田真也 ,  根来佑树

IPC: H01L29/423 ,  H01L29/06 ,  H01L29/78

Abstract: 本发明提供一种半导体装置。半导体装置(10)具备：n+源极层(18)及源电极(12)；n‑漂移层(16)及漏电极(11)；以及具有将n+源极层(18)与n‑漂移层(16)分隔的沟道部(17b)的p基极层(17)。半导体装置(10)具备隔着栅极氧化膜(15)与n+源极层(18)、沟道部(17b)及n‑漂移层(16)分别相邻的栅极n‑层(19)及栅极p层(20)。栅极n‑层(19)与栅极p层(20)沿着n+源极层(18)、沟道部(17b)及n‑漂移层(16)顺次排列的方向相邻。半导体装置(10)具备与栅极p层(20)接合的第一栅电极(13)和与栅极n‑层(19)接合的第二栅电极(14)。

公开(公告)号：CN116805650A

公开(公告)日：2023-09-26

申请号：CN202310105507.2

申请日：2023-02-13

Applicant: 本田技研工业株式会社

Inventor： 中村研贵 ,  塚田能成 ,  前田康宏 ,  米田真也 ,  根来佑树 ,  小堀俊光

IPC: H01L29/10 ,  H01L29/78

Abstract: 本发明提供一种半导体装置。半导体装置(10)具备：n+源极层(19)及源电极(12)；n+漏极层(16)、n‑漂移层(17)及漏电极(11)；以及具有将n+源极层(19)与n‑漂移层(17)分隔的沟道部(18b)的p基极层(18)。p基极层(18)的沟道部(18b)具备多个低浓度部(20)。各低浓度部(20)的杂质浓度设定得比沟道部(18b)中的其他的部位(例如，低浓度部(20)以外的部位等)的杂质浓度相对小。

公开(公告)号：CN116805649A

公开(公告)日：2023-09-26

申请号：CN202310043719.2

申请日：2023-01-29

Applicant: 本田技研工业株式会社

Inventor： 中村研贵 ,  塚田能成 ,  米田真也 ,  前田康宏 ,  根来佑树 ,  小堀俊光

IPC: H01L29/06 ,  H01L27/07

Abstract: 本发明提供一种半导体装置。半导体装置(10)具备：n+源极层(20)及源电极(12)；n+漏极层(16)、n‑漂移层(17)及漏电极(11)；以及p基极层(19)及基电极(13)。p基极层(19)具有将n+源极层(20)与n‑漂移层(17)分隔的沟道部(19c)。半导体装置(10)具备第二接点部(19b)，该第二接点部(19b)与基电极(13)相邻，并且杂质浓度比p基极层(19)的其他的部位的杂质浓度相对大。

公开(公告)号：CN116805648A

公开(公告)日：2023-09-26

申请号：CN202310043673.4

申请日：2023-01-29

Applicant: 本田技研工业株式会社

Inventor： 中村研贵 ,  塚田能成 ,  米田真也 ,  前田康宏 ,  根来佑树 ,  小堀俊光

IPC: H01L29/06 ,  H01L27/07

Abstract: 本发明提供一种半导体装置。半导体装置(10)具备：n+源极层(20)及源电极(12)；n+漏极层(17)及漏电极(11)；与n+漏极层(17)相邻，并且杂质浓度比n+漏极层(17)的杂质浓度相对小的n‑漂移层(18)；以及p基极层(19)及基电极(13)。p基极层(19)具有将n+源极层(20)与n‑漂移层(18)分隔的沟道部(19b)。半导体装置(10)具备：在将n+漏极层(17)与p基极层(19)分隔的n‑漂移层(18)的n+漏极层(17)侧与n‑漂移层(18)相邻的p注入层(21)；与p注入层(21)接合的注入电极(16)；以及与注入电极(16)连接的电流源。

公开(公告)号：CN219642824U

公开(公告)日：2023-09-05

申请号：CN202320563306.2

申请日：2023-03-21

Applicant: 本田技研工业株式会社

Inventor： 米田真也 ,  中村研贵 ,  前田康宏 ,  塚田能成 ,  小堀俊光 ,  根来佑树

IPC: H01L23/48 ,  H01L23/528

Abstract: 本实用新型提供一种半导体装置，包含设置在至少一半导体基板的表面的主电流电极、电流控制电极以及电压控制电极，并配备把每个电极连接到基板外部的主电流配线、电流控制配线和电压控制配线。所述电压控制电极被绝缘膜覆盖，并在所述表面沿第一方向呈直线状延伸配置。多个电压控制配线沿与第一方向不同的第二方向排列。所述电流控制配线与所述电压控制电极交叉，沿所述第二方向呈直线状延伸配置。所述电流控制配线与设置在多个所述电压控制电极之间的所述电流控制配线下方的所述电流控制电极连接。因此，本实用新型的半导体装置可减少配线层数并借此降低制造成本。而且，源极配线和基极配线交替地配置，有利于获得良好的半导体特性。

公开(公告)号：CN219610441U

公开(公告)日：2023-08-29

申请号：CN202320656480.1

申请日：2023-03-29

Applicant: 本田技研工业株式会社

Inventor： 中村研贵 ,  米田真也 ,  塚田能成 ,  小堀俊光 ,  根来佑树 ,  前田康宏

IPC: H01L29/06 ,  H01L29/739 ,  H01L29/78

Abstract: 本实用新型提供一种BiMOS半导体装置，包括连续配置的数个BiMOS半导体，每个BiMOS半导体包括：漏电极与形成于漏电极侧的漂移层、源电极与形成于源电极侧的源极接触层、形成在源极接触层旁边的栅电极、形成在漂移层与源极接触层之间的基极层与基电极。基极层包含由栅电极形成的沟道区，基电极与基极层相连。在BiMOS半导体装置中，在连续配置的栅电极之间的漂移层包括柱层，柱层中交替形成有第一导电型与第二导电型的数个柱，且在柱层与基极层之间形成有导电型与基极层不同的中间层。在本实用新型中，即使柱层和柱的数量跟沟道区的数量不匹配，也可以形成电流路径并且有效降低阻值。