公开(公告)号：CN102576693B

公开(公告)日：2014-11-12

申请号：CN201080039774.5

申请日：2010-09-06

Applicant: 日立化成株式会社

Inventor： 江尻芳则 ,  长谷川清 ,  樱井健久 ,  坪松良明

IPC: H01L23/12 ,  H01L21/60 ,  H05K3/24 ,  H05K3/46

CPC classification number: H05K3/244 ,  H01L21/4857 ,  H01L2924/00013 ,  H01L2924/0002 ,  H05K3/062 ,  H05K3/108 ,  H05K3/4644 ,  H05K3/4652 ,  Y10T29/49155 ,  Y10T29/49156 ,  Y10T29/49165 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/00

Abstract: 本发明的目的在于，提供即使在形成微细配线的情况下也能够使桥接的发生减少并且能够获得优异的引线接合性和焊料连接可靠性的半导体芯片搭载用基板的制造方法。本发明的半导体芯片搭载用基板的制造方法具有：抗蚀层形成工序，其在具有内层板和第1铜层的层叠体中的第1铜层上，除了应成为导体电路的部分以外形成抗蚀层，所述内层板在表面具有内层电路，所述第1铜层相隔绝缘层设置在内层板上；导体电路形成工序，其通过电解镀铜在第1铜层上形成第2铜层，得到导体电路；镍层形成工序，其通过电解镀镍在导体电路上的至少一部分形成镍层；抗蚀层除去工序，其将抗蚀层除去；蚀刻工序，其通过蚀刻将第1铜层除去；和金层形成工序，其通过非电解镀金在导体电路上的至少一部分形成金层。