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公开(公告)号：CN102569115A
公开(公告)日：2012-07-11
申请号：CN201010603458.8
申请日：2010-12-23
Applicant: 无锡华润上华半导体有限公司 , 无锡华润上华科技有限公司
Inventor： 陈亚威
Abstract: 一种半导体器件缺陷的检测方法，包括下列步骤：在半导体衬底上形成MOS晶体管，所述MOS晶体管包括栅极、源/漏极；在MOS晶体管的栅极上及源/漏极的半导体衬底上形成金属硅化物层；对金属硅化物层进行检测；如检测出无缺陷，则继续在后续晶圆上进行半导体器件制作，如不符合要求，则调整相应制造设备的参数。本发明避免了在成品后再检测而造成的大批次的晶圆浪费的情况，在降低浪费率的同时也提高了成品率。
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公开(公告)号：CN104766808B
公开(公告)日：2017-04-26
申请号：CN201410007099.8
申请日：2014-01-07
Applicant: 无锡华润上华半导体有限公司
Inventor： 陈亚威
IPC: H01L21/66
Abstract: 本发明提供的晶圆缺陷密度获得方法、测试方法及半导体装置形成方法，通过获得所述晶圆上各芯片的各导电层的致命缺陷率，并根据每个芯片的各导电层的致命缺陷率获得致命缺陷率系数，进而结合所述致命缺陷率系数及理论缺陷密度计算模型获得修正缺陷密度计算公式，再根据所述修正缺陷密度计算公式获得所述晶圆的缺陷密度，如此通过结合不同种类芯片信息对缺陷密度评估方式进行修正以提升评估准确性，从而增加合格品产量，提升利润。
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Patent Agency Ranking
公开(公告)号：CN104766808A
公开(公告)日：2015-07-08
申请号：CN201410007099.8
申请日：2014-01-07
Applicant: 无锡华润上华半导体有限公司
Inventor： 陈亚威
IPC: H01L21/66
Abstract: 本发明提供的晶圆缺陷密度获得方法、测试方法及半导体装置形成方法，通过获得所述晶圆上各芯片的各导电层的致命缺陷率，并根据每个芯片的各导电层的致命缺陷率获得致命缺陷率系数，进而结合所述致命缺陷率系数及理论缺陷密度计算模型获得修正缺陷密度计算公式，再根据所述修正缺陷密度计算公式获得所述晶圆的缺陷密度，如此通过结合不同种类芯片信息对缺陷密度评估方式进行修正以提升评估准确性，从而增加合格品产量，提升利润。
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公开(公告)号：CN102543786A
公开(公告)日：2012-07-04
申请号：CN201010599263.0
申请日：2010-12-21
Applicant: 无锡华润上华半导体有限公司 , 无锡华润上华科技有限公司
Inventor： 陈亚威
IPC: H01L21/66 , H01L21/762
Abstract: 本发明提供一种CMP工艺缺陷检测方法和浅沟槽隔离的制作方法，所述检测方法包括：提供基底，所述基底具有至少两个开口，所述开口之间具有半导体结构，所述半导体结构上具有研磨阻挡层；在所述开口内的基底表面和研磨阻挡层上覆盖介质层；进行CMP工艺去除所述研磨阻挡层之上的介质层，从而平坦化所述基底表面，然后去除所述研磨阻挡层；在开口内覆盖介质层之前或者去除研磨阻挡层之后，测量所述半导体结构的关键尺寸；检测CMP工艺后基底表面是否具有划痕缺陷，如果是，则判断所述半导体结构的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入。通过上述检测方法，可以改善CMP工艺可靠性并提高产能。
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公开(公告)号：CN102569115B
公开(公告)日：2015-04-22
申请号：CN201010603458.8
申请日：2010-12-23
Applicant: 无锡华润上华半导体有限公司 , 无锡华润上华科技有限公司
Inventor： 陈亚威
Abstract: 一种半导体器件缺陷的检测方法，包括下列步骤：在半导体衬底上形成MOS晶体管，所述MOS晶体管包括栅极、源/漏极；在MOS晶体管的栅极上及源/漏极的半导体衬底上形成金属硅化物层；对金属硅化物层进行检测；如检测出无缺陷，则继续在后续晶圆上进行半导体器件制作，如不符合要求，则调整相应制造设备的参数。本发明避免了在成品后再检测而造成的大批次的晶圆浪费的情况，在降低浪费率的同时也提高了成品率。
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公开(公告)号：CN102543786B
公开(公告)日：2014-04-09
申请号：CN201010599263.0
申请日：2010-12-21
Applicant: 无锡华润上华半导体有限公司 , 无锡华润上华科技有限公司
Inventor： 陈亚威
IPC: H01L21/66 , H01L21/762
Abstract: 本发明提供一种CMP工艺缺陷检测方法和浅沟槽隔离的制作方法，所述检测方法包括：提供基底，所述基底具有至少两个开口，所述开口之间具有半导体结构，所述半导体结构上具有研磨阻挡层；在所述开口内的基底表面和研磨阻挡层上覆盖介质层；进行CMP工艺去除所述研磨阻挡层之上的介质层，从而平坦化所述基底表面，然后去除所述研磨阻挡层；在开口内覆盖介质层之前或者去除研磨阻挡层之后，测量所述半导体结构的关键尺寸；检测CMP工艺后基底表面是否具有划痕缺陷，如果是，则判断所述半导体结构的关键尺寸是否大于预设值，如果是，确定所述划痕缺陷由标记刻蚀过程引入。通过上述检测方法，可以改善CMP工艺可靠性并提高产能。
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公开(公告)号：CN102737961A
公开(公告)日：2012-10-17
申请号：CN201110083035.2
申请日：2011-04-02
Applicant: 无锡华润上华半导体有限公司 , 无锡华润上华科技有限公司
IPC: H01L21/033
Abstract: 本发明提供一种减少光刻胶掩膜倒塌或移位的方法，属于半导体制造的光刻技术领域。该方法中，光刻胶掩膜用于对硅衬底进行构图，其包括形成粘附氧化层的步骤；其中，所述光刻辅助氧化层形成于所述硅衬底表面、并用于增加所述光刻胶掩膜相对于所述硅衬底的粘附力。该方法能大大减少光刻胶掩膜的倒塌、移位等现象，方法简单且成本低，使用该方法的光刻方法成功率高、制备形成的集成电路的良率高。
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