公开(公告)号：CN115602224A

公开(公告)日：2023-01-13

申请号：CN202210805151.9

申请日：2022-07-08

申请人： 意法半导体国际有限公司(NL)

发明人： K·J·多里 ,  H·拉瓦特 ,  P·库玛 ,  N·乔拉 ,  M·阿尤蒂亚瓦斯

IPC分类号： G11C11/418 ,  G11C11/419 ,  G11C5/14 ,  G11C7/12 ,  G11C8/08 ,  G06F12/1009 ,  G06F11/30

摘要： 本公开的实施例涉及存储器内计算操作的选择性位线钳位控制。一种电路包括具有SRAM单元的存储器阵列，SRAM单元通过字线以行连接并且通过位线以列连接。行控制器电路通过用于每个行的字线驱动器电路同时致动并行字线，以用于存储器内计算操作。列处理电路响应于同时致动来处理位线上产生的模拟电压，以生成用于存储器内计算操作的决策输出。位线钳位电路包括将给定位线对上的模拟电压与阈值电压进行比较的感测电路。电压钳位电路响应于该比较而被致动，以阻止给定位线对上的模拟电压降低到钳位电压电平以下。

公开(公告)号：CN115602225A

公开(公告)日：2023-01-13

申请号：CN202210805282.7

申请日：2022-07-08

申请人： 意法半导体国际有限公司(NL)

发明人： H·拉瓦特 ,  D·K·加纳丹 ,  P·库玛 ,  N·乔拉 ,  M·阿尤蒂亚瓦斯

IPC分类号： G11C11/418 ,  G11C11/419 ,  G11C5/14 ,  G11C7/12 ,  G11C8/08

摘要： 本公开的实施例涉及具有链接的源电压供应调制的串行字线激励。SRAM单元通过位线按列连接，并且通过耦合到SRAM单元的第一和第二数据存储侧的第一和第二字线按行连接。首先并行地激励第一字线，然后分别在存储器内计算操作的第一和第二阶段并行地激励第二字线。处理第一和第二阶段中的位线电压以生成存储器内计算操作决策。SRAM单元的低供应节点参考电压被选择性地调制在接地电压和负电压之间。在第二阶段期间，第一数据存储侧接收负电压，第二数据存储侧接收接地电压。相反，在第一阶段期间，第二数据存储侧接收负电压，而第一数据存储侧接收接地电压。

公开(公告)号：CN115602227A

公开(公告)日：2023-01-13

申请号：CN202210807473.7

申请日：2022-07-08

申请人： 意法半导体国际有限公司(NL)

发明人： K·J·多里 ,  N·乔拉 ,  P·库玛 ,  M·阿尤蒂亚瓦斯 ,  H·拉瓦特

IPC分类号： G11C11/418 ,  G11C11/419 ,  G11C5/14 ,  G11C7/12 ,  G11C8/08 ,  G06F12/1009 ,  G06F11/30

摘要： 本公开的实施例涉及存储器内计算操作的自适应字线欠驱动控制。存储器内计算电路包括具有SRAM单元的存储器阵列，SRAM单元通过字线以行连接并且通过位线以列连接。每个行包括由自适应电源电压供电的字线驱动电路。行控制器电路同时致动并行字线以用于存储器内计算操作。列处理电路响应于同时致动来处理位线上产生的模拟电压，以生成用于存储器内计算操作的决策输出。电压生成器电路生成自适应电源电压，以用于在同时致动期间为字线驱动电路供电。自适应电源电压的电平取决于集成电路工艺和/或温度条件来进行调制，以便优化字线欠驱动性能，并且抑制不希望的存储器单元数据翻转。

公开(公告)号：CN115602226A

公开(公告)日：2023-01-13

申请号：CN202210806776.7

申请日：2022-07-08

申请人： 意法半导体国际有限公司(NL)

发明人： H·拉瓦特 ,  K·J·多里 ,  P·库玛 ,  N·乔拉 ,  M·阿尤蒂亚瓦斯

IPC分类号： G11C11/418 ,  G11C11/419 ,  G11C7/12 ,  G11C8/08 ,  G11C5/14 ,  G06F12/10

摘要： 本公开涉及对静态随机存取存储器(SRAM)的多个行进行同时访问的存内计算操作的自适应位线过驱动控制。一种电路包括具有SRAM单元的存储器阵列，该SRAM单元通过字线以行连接并且通过位线以列连接。行控制器电路通过用于每个行的字线驱动器电路并行地同时致动字线，以用于存内计算操作。列处理电路响应于同时致动来处理位线上产生的模拟电压，以生成用于存内计算操作的判决输出。位线预充电电路生成用于施加到每对位线的预充电电压。当存储器阵列操作在数据读取/写入模式中时，预充电电压具有第一电压电平(不大于SRAM单元的正电源电压)。在用于存内计算操作的字线的同时致动之前，预充电电压具有第二电压电平(大于第一电压电平)。

公开(公告)号：CN115602221A

公开(公告)日：2023-01-13

申请号：CN202210805312.4

申请日：2022-07-08

申请人： 意法半导体国际有限公司(NL)

发明人： H·拉瓦特 ,  D·K·加纳丹 ,  P·库玛 ,  N·乔拉 ,  M·阿尤蒂亚瓦斯

IPC分类号： G11C11/412 ,  G11C11/418 ,  G11C11/419 ,  G11C8/08

摘要： 本公开的实施例涉及用于存储器内计算操作的自适应体偏置管理。存储器内计算电路包括具有SRAM单元的存储器阵列，SRAM单元通过字线按行连接并且通过位线按列连接。每个SRAM单元中的晶体管的体偏置节点由调制体偏置电压偏置。行控制器电路同时并行激励字线以用于存储器内计算操作。列处理电路处理响应于同时激励而在位线上生成的模拟电压，以生成用于存储器内计算操作的判决输出。电压生成器电路在同时激励期间将调制体偏置电压从非负电压电平切换到负电压电平。根据集成电路处理和/或温度条件来调整负电压电平，以便优化针对不希望的存储器单元数据翻转的保护。