公开(公告)号：CN106489210B

公开(公告)日：2019-08-13

申请号：CN201680001961.1

申请日：2016-01-14

Applicant: 富士电机株式会社

Inventor： 掛布光泰

IPC: H01L29/861 ,  H01L29/06 ,  H01L29/868

CPC classification number: H01L29/861 ,  H01L21/26513 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/404 ,  H01L29/8611

Abstract: 进一步实现二极管元件的反向恢复耐量的提高。具备：第一导电型的漂移层(1)；第二导电型的阳极区(3)，其设置于漂移层(1)的上部；第二导电型的抽出区(4)，其设置于包围阳极区(3)的位置，且与阳极区(3)接触；以及第二导电型的场限环区(6j)，其设置于漂移层(1)的上部的包围抽出区(4)的位置，且与抽出区(4)相离，其中，抽出区(4)构成为比阳极区(3)和场限环区(6j)深。

公开(公告)号：CN106489210A

公开(公告)日：2017-03-08

申请号：CN201680001961.1

申请日：2016-01-14

Applicant: 富士电机株式会社

Inventor： 掛布光泰

IPC: H01L29/861 ,  H01L29/06 ,  H01L29/868

CPC classification number: H01L29/861 ,  H01L21/26513 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/404 ,  H01L29/8611

Abstract: 进一步实现二极管元件的反向恢复耐量的提高。具备：第一导电型的漂移层(1)；第二导电型的阳极区(3)，其设置于漂移层(1)的上部；第二导电型的抽出区(4)，其设置于包围阳极区(3)的位置，且与阳极区(3)接触；以及第二导电型的场限环区(6j)，其设置于漂移层(1)的上部的包围抽出区(4)的位置，且与抽出区(4)相离，其中，抽出区(4)构成为比阳极区(3)和场限环区(6j)深。

公开(公告)号：CN111788682B

公开(公告)日：2024-11-05

申请号：CN201980016244.X

申请日：2019-07-23

Applicant: 富士电机株式会社

Inventor： 掛布光泰 ,  市川裕章

IPC: H01L25/07 ,  H01L25/18 ,  H01L29/739 ,  H01L29/78

Abstract: 能够抑制栅极响应速度的降低并且最大化利用陶瓷电路基板上的半导体芯片的载置面积。臂部(1、1a)具有半导体芯片(2、3)、电路图案(4、5)和控制布线(6a)。半导体芯片(2、3)在正面的任意的侧部具备控制电极(2a、3a)。电路图案(4)在俯视时呈矩形，以使半导体芯片(2、3)的侧部排列成一列并使控制电极(2a、3a)排列成一列的方式配置有半导体芯片(2、3)。电路图案(5)与控制电极(2a、3a)排列成一列。另外，控制布线(6a)将控制电极(2a、3a)与电路图案(5)电连接。

公开(公告)号：CN111788682A

公开(公告)日：2020-10-16

申请号：CN201980016244.X

申请日：2019-07-23

Applicant: 富士电机株式会社

Inventor： 掛布光泰 ,  市川裕章

IPC: H01L25/07 ,  H01L25/18 ,  H01L29/739 ,  H01L29/78

Abstract: 能够抑制栅极响应速度的降低并且增大利用陶瓷电路基板上的半导体芯片的载置面积。臂部(1、1a)具有半导体芯片(2、3)、电路图案(4、5)和控制布线(6a)。半导体芯片(2、3)在正面的任意的侧部具备控制电极(2a、3a)。电路图案(4)在俯视时呈矩形，以使半导体芯片(2、3)的侧部排列成一列并使控制电极(2a、3a)排列成一列的方式配置有半导体芯片(2、3)。电路图案(5)与控制电极(2a、3a)排列成一列。另外，控制布线(6a)将控制电极(2a、3a)与电路图案(5)电连接。