公开(公告)号：CN1299365C

公开(公告)日：2007-02-07

申请号：CN02124332.8

申请日：2002-06-12

Applicant: 富士电机株式会社

Inventor： 藤平龙彦 ,  小林孝 ,  阿部和 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/402 ,  H01L29/4238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：-5.43+0.0316Vbr＜ρ＜-8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n-型表面区14，该表面区14是延伸到该半导体芯片表面的n-型漂移层12的延伸部分，每个n-型表面区14是用由p型阱区13包围的一条条纹形成，及n-型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。

公开(公告)号：CN101350365B

公开(公告)日：2013-03-13

申请号：CN200810131543.1

申请日：2008-07-11

Applicant: 富士电机株式会社

Inventor： 新村康 ,  小林孝 ,  井上正范 ,  大西泰彦

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/38 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/7811 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/41741 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件，包括一种传导层，该传导层在p型保护环上形成且绝缘薄膜介于它们之间以便与相应的p型保护环连接。每个传导层的内端部凸出于直接内接的p型保护环之上。p型保护环的杂质浓度被设置在n型半导体衬底杂质浓度和p阱区杂质浓度之间。结果，p型保护环可以被缩短且芯片大小可被减小。此外，该器件可被制成对外来电荷较不敏感。

公开(公告)号：CN103779414B

公开(公告)日：2018-10-26

申请号：CN201310481305.4

申请日：2013-10-15

Applicant: 富士电机株式会社

Inventor： 立道秀平 ,  西村武义 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的目的在于提供一种MOS型半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n+型源区，并且无需提高栅极阈值电压就能够拥有栅极绝缘膜较厚的高栅极耐量。本发明的一种MOS型半导体装置，其具备MOS结构，而所述MOS结构具有：p‑区（5），其围绕n+型源区（4）的四周，且其净掺杂浓度低于p型阱区（3）表面的p型杂质浓度；栅电极（7），其隔着栅极绝缘膜（6）设置在夹于n+型源区（4）与n‑层（2）表层之间的p型阱区（3）的表面。据此，本发明能够提供一种MOS型半导体装置，其无需提高栅极阈值电压就能够增加栅极绝缘膜（6）的厚度，并且能够提高栅极绝缘膜（6）的可靠性、降低栅极电容。

公开(公告)号：CN103779414A

公开(公告)日：2014-05-07

申请号：CN201310481305.4

申请日：2013-10-15

Applicant: 富士电机株式会社

Inventor： 立道秀平 ,  西村武义 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/063 ,  H01L21/26513 ,  H01L21/266 ,  H01L29/1045 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7802 ,  H01L29/6634

Abstract: 本发明的目的在于提供一种MOS型半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n+型源区，并且无需提高栅极阈值电压就能够拥有栅极绝缘膜较厚的高栅极耐量。本发明的一种MOS型半导体装置，其具备MOS结构，而所述MOS结构具有：p-区（5），其围绕n+型源区（4）的四周，且其净掺杂浓度低于p型阱区（3）表面的p型杂质浓度；栅电极（7），其隔着栅极绝缘膜（6）设置在夹于n+型源区（4）与n-层（2）表层之间的p型阱区（3）的表面。据此，本发明能够提供一种MOS型半导体装置，其无需提高栅极阈值电压就能够增加栅极绝缘膜（6）的厚度，并且能够提高栅极绝缘膜（6）的可靠性、降低栅极电容。

公开(公告)号：CN1391289A

公开(公告)日：2003-01-15

申请号：CN02124332.8

申请日：2002-06-12

Applicant: 富士电机株式会社

Inventor： 藤平龙彦 ,  小林孝 ,  阿部和 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/402 ,  H01L29/4238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：－5.43+0.0316Vbr＜ρ＜－8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n－型表面区14，该表面区14是延伸到该半导体芯片表面的n－型漂移层12的延伸部分，每个n－型表面区14是用由p型阱区13包围的一条条纹形成，及n－型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。