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公开(公告)号：CN104809080B
公开(公告)日：2019-09-17
申请号：CN201510278099.6
申请日：2015-05-27
申请人： 威盛电子股份有限公司
IPC分类号： G06F12/0862
摘要： 本发明涉及一种相互节流的通信预取器。一种微处理器包括根据第一算法将数据预取到微处理器的第一硬件数据预取器。该微处理器还包括根据第二算法将数据预取到微处理器的第二硬件数据预取器，其中第一算法与第二算法不同。第二预取器检测到其正在以超过第一预定速率的速率根据第二算法将数据预取到微处理器，并且作为响应，向第一预取器发送节流指示。第一预取器响应于从第二预取器接收到节流指示而以低于第二预定速率的速率根据第一算法将数据预取到微处理器。
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公开(公告)号：CN103793202B
公开(公告)日：2016-08-31
申请号：CN201410059110.5
申请日：2010-07-30
申请人： 威盛电子股份有限公司
CPC分类号： G06F9/30145 , G06F9/30043 , G06F9/383 , G06F12/0862 , G06F2212/6028
摘要： 本发明提供一种微处理器，包括一指令解码器用以解码一指令集中的多个指令，其中指令集包括一重复预取间接指令。重复预取间接指令包括多个地址操作数以及一计数值，微处理器使用地址操作数来计算一预取表中的一第一项目的一地址，其中预取表具有多个项目，并且预取表中的各个项目包括一预取地址。计数值用以指定欲被预取的多条快取线的数量，其中快取线的每一个的一存储器地址是由项目中的一个中的预取地址所指定。
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公开(公告)号：CN104881270A
公开(公告)日：2015-09-02
申请号：CN201510303866.4
申请日：2012-04-09
申请人： 威盛电子股份有限公司
IPC分类号： G06F9/30
CPC分类号： G06F9/30167 , G06F9/30072 , G06F9/30094 , G06F9/30112 , G06F9/3017 , G06F9/30174 , G06F9/30189 , G06F9/30196 , G06F9/3806
摘要： 一种具有指令集架构的微处理器，该指令集架构定义有至少一指令，该指令包含立即字段，该立即字段内具有第一部分指定第一数值与第二部分指定第二数值，该指令指示该微处理器执行一操作将一固定数值作为其中之一的来源操作数，该固定数值将该第一数值基于该第二数值转动/移动一定数量的位而获得。该微处理器包含：指令转译器，将该至少一指令转译为一个或多个微指令，其中该微指令以不同于该指令集架构所定义的指令编码方式进行编码；以及执行管线，执行由指令转译器所产生的该微指令，以产生由指令集架构定义的结果。该指令转译器而非该执行管线，依据第一与第二数值产生该固定数值作为至少一该微指令的来源操作数，供该执行管线执行。
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公开(公告)号：CN104461463A
公开(公告)日：2015-03-25
申请号：CN201410766866.3
申请日：2014-09-19
申请人： 威盛电子股份有限公司
CPC分类号： G06F9/3001 , G06F8/654 , G06F9/30181 , G06F15/7892 , G06F17/5054
摘要： 一种用于微处理器的动态重设方法，该微处理器至少包括指纹单元及动态重设功能单元，该方法包括：接受静态指纹以及指纹产生准则的指纹设定准则表，其中该静态指纹用于优化该微处理器的该动态重设功能单元的配置；当该动态重设功能单元正依据目前配置设定而执行指令时，该指纹单元产生动态指纹并与该静态指纹进行比较；以及当该静态指纹与该动态指纹相符时，重设该动态重设功能单元。
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公开(公告)号：CN104267928A
公开(公告)日：2015-01-07
申请号：CN201410482537.6
申请日：2014-09-19
申请人： 威盛电子股份有限公司
IPC分类号： G06F9/30
CPC分类号： G06F9/3001 , G06F8/654 , G06F9/30181 , G06F15/7892 , G06F17/5054
摘要： 本发明提供一种微处理器及用于微处理器的动态重设方法。该微处理器包括：多个动态重设功能性单元；一指纹；一指纹单元，其中当该等动态重设功能性单元依据一第一配置设定以执行多个指令时，该指纹单元依据一数学运算以累计关于该等指令的一指令信息，藉以产生一结果；以及一重设单元，用以依据一第二配置设定重设该等动态重设功能性单元以执行该等指令，藉以回应该结果与该指纹相符。
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公开(公告)号：CN102541771B
公开(公告)日：2015-01-07
申请号：CN201110383419.6
申请日：2010-06-25
申请人： 威盛电子股份有限公司
IPC分类号： G06F13/16
CPC分类号： G06F12/0862 , G06F12/0859 , G06F12/0897 , G06F2212/6022
摘要： 微处理器、存储器子系统以及快取数据的方法。该微处理器，用以存取一外部存储器。总线接口单元，用以介接第一级快取存储器及第二级快取存储器至用来存取外部存储器的总线。总线接口单元在处理来自第二级快取存储器的请求之前，优先处理来自第一级快取存储器的请求。第二级快取存储器产生第一请求至总线接口单元以从外部存储器提取快取列。当第一请求产生时，第二级快取存储器检测至快取列的由总线接口单元所产生的第二请求与由第一级快取存储器所产生的第三请求。第二级快取存储器判断于总线上完成第一请求的传输是否被重试，以便产生未命中或命中回应。
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公开(公告)号：CN103793202A
公开(公告)日：2014-05-14
申请号：CN201410059110.5
申请日：2010-07-30
申请人： 威盛电子股份有限公司
CPC分类号： G06F9/30145 , G06F9/30043 , G06F9/383 , G06F12/0862 , G06F2212/6028
摘要： 本发明提供一种微处理器，包括一指令解码器用以解码一指令集中的多个指令，其中指令集包括一重复预取间接指令。重复预取间接指令包括多个地址操作数以及一计数值，微处理器使用地址操作数来计算一预取表中的一第一项目的一地址，其中预取表具有多个项目，并且预取表中的各个项目包括一预取地址。计数值用以指定欲被预取的多条快取线的数量，其中快取线的每一个的一存储器地址是由项目中的一个中的预取地址所指定。
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公开(公告)号：CN102999440A
公开(公告)日：2013-03-27
申请号：CN201210460154.X
申请日：2010-03-23
申请人： 威盛电子股份有限公司
IPC分类号： G06F12/08
CPC分类号： G06F12/0862 , G06F12/10 , G06F2212/6028
摘要： 本发明提供一种微处理器，包括：一转译查询缓冲器；一第一载入请求信号，用以载入一分页表项目至该微处理器，其中该第一载入请求信号相应于该转译查询缓冲器之中的一虚拟地址发生遗失而产生；以及一预取单元，用以接收一第一快取线的一物理地址，其中该第一快取线包括被请求的该分页表项目，该预取单元更对应地产生一第二载入请求信号以预取一第二快取线至该微处理器，其中该第二快取线是该第一快取线的下一条快取线。
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公开(公告)号：CN104714778B
公开(公告)日：2018-04-06
申请号：CN201510115612.X
申请日：2012-04-09
申请人： 威盛电子股份有限公司
IPC分类号： G06F9/30
CPC分类号： G06F9/441 , G06F9/265 , G06F9/30043 , G06F9/30072 , G06F9/30076 , G06F9/30105 , G06F9/30123 , G06F9/30145 , G06F9/3017 , G06F9/30174 , G06F9/30189 , G06F9/30196 , G06F9/3802 , G06F9/4401 , G06F9/4403 , G06F15/82
摘要： 一种操作微处理器的方法，包括：检测已经发送信号以重置一微处理器，其中由微处理器执行所述检测步骤；响应于所述检测已经发送信号以重置微处理器，确定x86ISA和ARM ISA中的哪一个被微处理器的一指标指示为微处理器的启动ISA，其中由微处理器执行所述确定步骤；初始化由启动ISA定义的微处理器的一架构状态，其中由微处理器执行所述初始化步骤；将在重置之后由微处理器从架构存储空间撷取的初始ISA指令转译为微指令以作为启动ISA的指令，其中由微处理器的一硬件指令转译器执行所述转译步骤；以及执行所述微指令以产生由启动ISA定义的结果，其中由耦接到硬件指令转译器的微处理器的一执行管线执行所述执行步骤，其中该指标包括微处理器的微编码中的预设值。
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公开(公告)号：CN104809080A
公开(公告)日：2015-07-29
申请号：CN201510278099.6
申请日：2015-05-27
申请人： 威盛电子股份有限公司
IPC分类号： G06F12/08
摘要： 本发明涉及一种相互节流的通信预取器。一种微处理器包括根据第一算法将数据预取到微处理器的第一硬件数据预取器。该微处理器还包括根据第二算法将数据预取到微处理器的第二硬件数据预取器，其中第一算法与第二算法不同。第二预取器检测到其正在以超过第一预定速率的速率根据第二算法将数据预取到微处理器，并且作为响应，向第一预取器发送节流指示。第一预取器响应于从第二预取器接收到节流指示而以低于第二预定速率的速率根据第一算法将数据预取到微处理器。
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