执行快速重复载入数据串操作的微处理器

    公开(公告)号:CN102156627B

    公开(公告)日:2014-12-10

    申请号:CN201110023623.7

    申请日:2011-01-21

    IPC分类号: G06F9/30 G06F9/32

    摘要: 一种执行快速重复载入数据串操作的微处理器。该微处理器呼叫微码来回应遭遇一重复载入数据串指令。微码包括一系列的保证预取微指令,以将一系列的高速缓冲行撷取至微处理器的高速缓冲存储器,而这些高速缓冲行是由指令所指定的数据字节的数据串所隐含。在架构限制下,微处理器的存储器子系统保证被指定的高速缓冲行将被撷取至高速缓冲存储器。当存储器子系统判断出不存在会避免去撷取被指定的高速缓冲行的状况、而且在存储器子系统分配填充队列缓冲器以接收高速缓冲行时,存储器子系统将完成指令。引退单元释放分配给每一该保证预取微指令的重排序缓冲器的字段来回应指令的完成,不论该保证预取微指令所指定的高速缓冲行是否已被撷取至高速缓冲存储器。

    保护基本输入输出系统的设备与方法

    公开(公告)号:CN103810442A

    公开(公告)日:2014-05-21

    申请号:CN201410084578.X

    申请日:2014-03-10

    发明人: G.G.亨利

    IPC分类号: G06F21/62

    CPC分类号: G06F21/57 G06F21/6209

    摘要: 本发明披露了一种保护基本输入输出系统的设备与方法。一只读存储器包括储存为可读文本的基本输入输出系统内容与加密讯息文摘。加密讯息文摘包括对应于基本输入输出系统内容的第一讯息文摘的加密版本。一窜改计时器周期性地产生一中断。回应于该中断,一窜改检测器对基本输入输出系统内容与加密讯息文摘进行存取,并指示一微处理器使用用来产生第一讯息文摘与加密讯息文摘的相同演算法与密钥来产生对应于基本输入输出系统内容的第二讯息文摘与对应于加密讯息文摘的解密讯息文摘。窜改检测器比较第二讯息文摘与解密讯息文摘,以及当第二讯息文摘不相同于解密讯息文摘时,防止微处理器的操作。

    执行快速重复载入数据串操作的微处理器

    公开(公告)号:CN102156627A

    公开(公告)日:2011-08-17

    申请号:CN201110023623.7

    申请日:2011-01-21

    IPC分类号: G06F9/30 G06F9/32

    摘要: 一种执行快速重复载入数据串操作的微处理器。该微处理器呼叫微码来回应遭遇一重复载入数据串指令。微码包括一系列的保证预取微指令,以将一系列的高速缓冲行撷取至微处理器的高速缓冲存储器,而这些高速缓冲行是由指令所指定的数据字节的数据串所隐含。在架构限制下,微处理器的存储器子系统保证被指定的高速缓冲行将被撷取至高速缓冲存储器。当存储器子系统判断出不存在会避免去撷取被指定的高速缓冲行的状况、而且在存储器子系统分配填充队列缓冲器以接收高速缓冲行时,存储器子系统将完成指令。引退单元释放分配给每一该保证预取微指令的重排序缓冲器的字段来回应指令的完成,不论该保证预取微指令所指定的高速缓冲行是否已被撷取至高速缓冲存储器。

    配置数据的处理装置及方法

    公开(公告)号:CN104183271B

    公开(公告)日:2017-05-10

    申请号:CN201410396084.5

    申请日:2014-08-13

    IPC分类号: G11C15/02

    摘要: 一种配置数据的处理装置及方法。该处理装置用以提供配置数据给一微处理器,并包括至少一内核以及一保险丝阵列。内核设置在一晶粒上。保险丝阵列设置在晶粒上,并耦接内核。保险丝阵列包括多个第一半导体保险丝。第一半导体保险丝根据内核的压缩配置数据而被编程。在启动/重置操作下,内核存取并解压缩压缩配置数据,用以初始化至少该内核内的多个元件。

    在运行状态下藉由减少每个时钟的指令率的省电操作

    公开(公告)号:CN103279183A

    公开(公告)日:2013-09-04

    申请号:CN201310087006.2

    申请日:2013-03-19

    IPC分类号: G06F1/32

    摘要: 本发明涉及在运行状态下藉由减少每个时钟的指令率的省电操作。其中一种微处理器包括多个功能性单元以及多个控制暂存器。控制暂存器可进行写入以致使功能性单元启动至少一动作,其中动作是当微处理器操作于一最低性能操作状态时,降低每一时钟的指令率,包括切换依序执行与非依序、串行存取与并行存取、发送单一指令与多个指令、退回单一指令与退回多个指令、转译单一指令与多个指令和/或格式化多个指令与单一指令。另外,当至少一情况满足时,动作被致能:执行在最低性能操作状态超过一既定时间、执行在一较高性能操作状态不超过一既定时间、使用者没有禁能动作以及微处理器与操作系统支持多个操作状态。

    配置数据的处理装置及方法

    公开(公告)号:CN104183271A

    公开(公告)日:2014-12-03

    申请号:CN201410396084.5

    申请日:2014-08-13

    IPC分类号: G11C15/02

    摘要: 一种配置数据的处理装置及方法。该处理装置用以提供配置数据给一微处理器,并包括至少一内核以及一保险丝阵列。内核设置在一晶粒上。保险丝阵列设置在晶粒上,并耦接内核。保险丝阵列包括多个第一半导体保险丝。第一半导体保险丝根据内核的压缩配置数据而被编程。在启动/重置操作下,内核存取并解压缩压缩配置数据,用以初始化至少该内核内的多个元件。

    在运行状态下藉由减少每个时钟的指令率的省电操作

    公开(公告)号:CN103279183B

    公开(公告)日:2017-06-06

    申请号:CN201310087006.2

    申请日:2013-03-19

    IPC分类号: G06F1/32

    摘要: 本发明涉及在运行状态下藉由减少每个时钟的指令率的省电操作。其中一种微处理器包括多个功能性单元以及多个控制暂存器。控制暂存器可进行写入以致使功能性单元启动至少一动作,其中动作是当微处理器操作于一最低性能操作状态时,降低每一时钟的指令率,包括切换依序执行与非依序、串行存取与并行存取、发送单一指令与多个指令、退回单一指令与退回多个指令、转译单一指令与多个指令和/或格式化多个指令与单一指令。另外,当至少一情况满足时,动作被致能:执行在最低性能操作状态超过一既定时间、执行在一较高性能操作状态不超过一既定时间、使用者没有禁能动作以及微处理器与操作系统支持多个操作状态。

    保护基本输入输出系统的设备与方法

    公开(公告)号:CN103810443B

    公开(公告)日:2017-03-01

    申请号:CN201410085132.9

    申请日:2014-03-10

    发明人: G.G.亨利

    IPC分类号: G06F21/62

    摘要: 本发明披露了一种保护基本输入输出系统的设备与方法。一只读存储器包括多个分区以及多个加密文摘。每一分区是储存为可读文本。每一加密文摘包括第一文摘的加密版本以及所对应的分区。一选择器是回应于中断而选择一个或多个分区。一检测器是回应于该中断而对上述分区以及所对应的上述加密文摘进行存取,并指示一微处理器使用用来产生第一文摘与加密文摘的相同演算法与密钥来产生对应于上述分区的所对应的一个或多个第二文摘以及对应于上述加密文摘的所对应的一个或多个解密文摘。选择器比较上述第二文摘与上述解密文摘,以及当上述第二文摘以及上述解密文摘不是成对相同时,防止该微处理器的操作。