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公开(公告)号：CN109495519B
公开(公告)日：2021-07-09
申请号：CN201910022418.5
申请日：2019-01-09
申请人： 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
摘要： 本发明提供了一种物理编码电路及高速接口协议交换芯片；物理编码电路包括通用逻辑模块、可配置逻辑模块及配置寄存器；通用逻辑模块包括多个通用子电路；可配置逻辑模块包括多个可配置子模块；可配置子模块包括多个可配置子电路及选择器；配置寄存器接收软件定义控制电路发送的配置指令，并根据配置指令，对通用逻辑模块的参数进行设置，并通过选择器激活对应的可配置子电路；通用逻辑模块与激活的可配置子电路根据配置指令对应的高速接口协议，对软件定义控制电路发送的待编码数据进行编码，得到已编码数据，并将已编码数据发送至物理介质传输电路。本发明提高了物理编码电路的复用度，从而减小了高速接口协议交换芯片的体积、重量等参数。
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公开(公告)号：CN110196388A
公开(公告)日：2019-09-03
申请号：CN201910539980.5
申请日：2019-06-20
申请人： 天津市滨海新区信息技术创新中心 , 天津芯海创科技有限公司
IPC分类号： G01R31/28 , G01R31/317 , G01R31/3185
摘要： 本发明提供了一种集成芯片及其测试方法，涉及集成芯片技术领域，该集成芯片包括：低速通用接口、eFPGA电路和至少一个功能电路；低速通用接口与eFPGA电路相连，且eFPGA电路与每个功能电路均相连；低速通用接口用于接收外接的智能终端发送的测试文件，并将测试文件发送给eFPGA电路；eFPGA电路用于基于接收到的测试文件获取目标功能电路的测试信号，并将获取的测试信号反馈给低速通用接口；低速通用接口还用于将接收到的测试信号发送至智能终端，以使智能终端基于测试信号得到目标功能电路的功能测试结果。本发明可以有效减少功能测试所需的IO接口数量，还可以有效缓解芯片信号速率对功能测试的限制。
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公开(公告)号：CN111625075A
公开(公告)日：2020-09-04
申请号：CN202010431480.2
申请日：2020-05-20
申请人： 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC分类号： G06F1/24
摘要： 本申请实施例公开了一种软件可配置的复位装置和方法，用于对芯片进行复位。本公开的复位装置包括可配置复位状态机和可配置复位条件寄存器，所述复位状态机被配置为按照所述可配置复位条件寄存器指定的次序进行状态跳转，在满足复位条件时，所述复位装置按照状态跳转次序在相应的状态产生复位输出，控制所述芯片内部的模块按次序完成复位操作。本公开可以通过配置该复位装置实现不同复位次序和功能。该复位装置具有可配置，可扩展，可调式的特点，解决了芯片复位设计中，复位源、复位状态、复位状态切换的条件，只能针对特定的设计，不能适用软件根据需要灵活配置的缺陷。
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公开(公告)号：CN111159967A
公开(公告)日：2020-05-15
申请号：CN201911380463.4
申请日：2019-12-27
申请人： 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC分类号： G06F30/392
摘要： 本发明提供了一种基于网页排名算法的FPGA电路布局与资源分配方法，包括如下步骤：1)构建FPGA电路中基本单元影响因子稀疏矩阵M：2)通过迭代优化，获得关键值向量：3)根据关键值向量，对基本单元进行划分，进行布局约束文件的编写。相对于现有技术，本发明具有以下优势：本发明对大规模FPGA进行细粒度电路资源分配，优化整个系统布局，可以有效减少布线资源的浪费；本发明合理布局高扇出关键路径上的重要电路单元，减少由于布线与资源分配不合理导致的电路延时增加，提高系统的时序性能；利用网页搜素算法进行电路分析建模，提高FPGA电路设计开发速度，减少由于电路实现难度造成的开发周期迭代。
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公开(公告)号：CN111241781A
公开(公告)日：2020-06-05
申请号：CN201911424431.X
申请日：2019-12-31
申请人： 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC分类号： G06F30/398
摘要： 本申请提供的ECO的方法及装置，包括，获取第一网表和第二网表，获取第一网表和第二网表中的差异点，并使用逻辑锥形式表示差异点，对应展示差异点和逻辑锥，获取用户输入的ECO命令，依据ECO命令，生成ECO脚本，并运行ECO脚本。本技术方案中，获取第一网表和第二网表的差异点，并以逻辑锥形式表示，人工基于差异点和逻辑锥，确定并输入ECO脚本，运行ECO脚本完成ECO，比手工ECO的效率高，又因为人工参与编写脚本，所以，与ECO工具相比，能够人为甄别没有必要的逻辑，并避免冗余的代码，所以，有利于提高完成度，且人工在逻辑锥的提示下编写脚本，正确性高，所以尽管人为参与ECO，但并不会降低准确性。
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公开(公告)号：CN109947681A
公开(公告)日：2019-06-28
申请号：CN201910212722.6
申请日：2019-03-20
申请人： 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC分类号： G06F13/38
摘要： 本发明提供了一种串化/解串器及高速接口协议交换芯片；串化/解串器包括配置管理电路及设定数量的串化/解串电路；串化/解串电路包括接收器、发送器及时钟管理电路；配置管理电路接收软件定义控制电路发送的配置指令；根据配置指令，对各个串化/解串电路进行设置；时钟管理电路向接收器及发送器输出配置指令对应的时钟信号；接收器根据配置指令对应的高速接口协议将外部物理链路发送的串行数据转化为并行数据后，将并行数据发送至物理编码电路；发送器根据配置指令对应的高速接口协议将物理编码电路发送的并行数据转化为串行数据后，将串行数据发送至外部物理链路。本发明提高了串化/解串器对多种高速接口协议的适用性，提高效率。
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公开(公告)号：CN109947681B
公开(公告)日：2020-12-01
申请号：CN201910212722.6
申请日：2019-03-20
申请人： 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC分类号： G06F13/38
摘要： 本发明提供了一种串化/解串器及高速接口协议交换芯片；串化/解串器包括配置管理电路及设定数量的串化/解串电路；串化/解串电路包括接收器、发送器及时钟管理电路；配置管理电路接收软件定义控制电路发送的配置指令；根据配置指令，对各个串化/解串电路进行设置；时钟管理电路向接收器及发送器输出配置指令对应的时钟信号；接收器根据配置指令对应的高速接口协议将外部物理链路发送的串行数据转化为并行数据后，将并行数据发送至物理编码电路；发送器根据配置指令对应的高速接口协议将物理编码电路发送的并行数据转化为串行数据后，将串行数据发送至外部物理链路。本发明提高了串化/解串器对多种高速接口协议的适用性，提高效率。
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公开(公告)号：CN111030676A
公开(公告)日：2020-04-17
申请号：CN201911380468.7
申请日：2019-12-27
申请人： 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
摘要： 本发明公开了一种时钟分频电路，包括比较单元、分频系数同步单元、模可置计数器、分频系数单元、偶数分频单元、奇数分频单元和组合单元，偶数分频单元和奇数分频单元分别单独工作，经过组合单元后输出目标时钟。本发明还提供了一种时钟分频方法，包括：分频系数配置变化时，经过同步后传入模可置计数器和分频系数单元；模可置计数器会以此为模重复进行减计数，并在计数器为零时进行更新和控制写入分频系数单元；将奇数分频时钟和偶数分频时钟进行无毛刺的组合，得到目标时钟。采用该时钟分频方法及电路可对参考时钟进行任意整数分频，分频系数可随时动态配置，目标时钟无毛刺且占空比为50％，电路结构简单，占用资源少。
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公开(公告)号：CN109495519A
公开(公告)日：2019-03-19
申请号：CN201910022418.5
申请日：2019-01-09
申请人： 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
摘要： 本发明提供了一种物理编码电路及高速接口协议交换芯片；物理编码电路包括通用逻辑模块、可配置逻辑模块及配置寄存器；通用逻辑模块包括多个通用子电路；可配置逻辑模块包括多个可配置子模块；可配置子模块包括多个可配置子电路及选择器；配置寄存器接收软件定义控制电路发送的配置指令，并根据配置指令，对通用逻辑模块的参数进行设置，并通过选择器激活对应的可配置子电路；通用逻辑模块与激活的可配置子电路根据配置指令对应的高速接口协议，对软件定义控制电路发送的待编码数据进行编码，得到已编码数据，并将已编码数据发送至物理介质传输电路。本发明提高了物理编码电路的复用度，从而减小了高速接口协议交换芯片的体积、重量等参数。
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